Updated pmu_armv8.h with PMU functions and event macros.

Updated core_armv81mml.h with PMU structure and macro definitions.

Updated core_cm55.h with PMU structure and macro definitions, plus M55 specific events.

Fixed link for SDCMSIS-1172

CMSIS VIO: registered API and added virtual implementation (using memory only)

CMSIS VIO: moved to CMSIS-Driver

Core(M): Removed __MVE_PRESENT and __MVE_USED macros for Armv8.1-M based devices.
Instead of using those macros we decided to rely on the ACLE macros defined
by the Compiler (i.e. __ARM_FEATURE_MVE).

Change-Id: Ib04aa3a32f02d855db2e24431ea351dc82809637

Pack: Enhanced TrustZone Secure/Non-secure conditions

Pack: Fixed pack description and generator script ...
... after adding new files to DSP component.
- Consider new Build section in Documentation
- Consider DSP ComputeLibrary and PrivateInclude

Change-Id: I52a44f609ab81dfcc24809e17d762dd5272c6fa3

Changes made as required by SDCMSIS-1172

CMSIS-NN List source files and update revision number

1. All CMSIS-NN soure files are listed in ARM.CMSIS.pdsc
2. Version history is updated

Change-Id: Ic87f42e753165ff6228321ee2c61a8b6ff57b0d2

core: add SPDX identifier

CMSIS-DSP: Added path to new headers for building CMSIS-DSP pack.

CMSIS-DSP: Updates pack source component.
- Bumped component version to 1.8.0
- Added new groups/functions/files

Change-Id: Iee15d6af1e7e9c1169867270ca04f9ca7d5552c7

Added examples to the tutorial.

RTX5: typo correction in documentation (rtx_evr.h)

Added RTX5 tutorial, waiting for example projects

RTX5: added support for Cortex-M55

CMSIS Driver: minor update in the documentation

RTX5: updated version history

RTX5: updated configuration template default values
 - increased Global Dynamic Memory size to 32768 bytes
 - increased Default Thread Stack size to 3072 bytes
 - increased Idle Thread Stack size to 512 bytes
 - increased Timer Thread Stack size to 512 bytes

Doxygen: Fixed warnings for CMSIS-RTOS2 Mutex attributes

CMSIS Driver: minor update in the documentation

DoxyGen: Added Armv8.1-MML and CM55 to template lists.
- Removed implemented extensions from device name for ARMCM55
  as adding all those becomes unmaintainable.

Change-Id: Idc07ac2977087a63d16cb9bbacfc74ba03f35670

Core(M): Refactored/aligned L1 Cache Functions
 - Moved functions from core_cm7.h to cachel1_armv7.h
 - Added L1 Cache to CM55 and ARMv8MML/ARMv81MML devices

Change-Id: I6102603595e3aba6e2666a3e73efe39b80da3bde

Irq modes handling

Change-Id: I427af99ad6c561619068155c1e52fe4081282785

Device: Fix wrong core header file inclusion for SC300 and SC000

core header file included should be core_sc300.h instead
of core_SC300.h and core_sc000.h instead of core_SC000.h

Signed-off-by: Surendran Kanagaraj <surendran.k@samsung.com>

CMSIS Driver: minor update in the documentation

Partner Meeting 2020 slides uploaded

renamed a few tabs in docs

Added Cortex-M55 support.
Added ARMCM55 device.

Added Tutorial "Scaleable Software Stack"

CMSIS-Core documentation: partition_<device>.h includes now partition_gen.h (that is generated using CMSIS-Zone); added FPU settings to partition_<device>.h

Removed unused old CMSIS logo

Uploaded new CMSIS logo

Updated file list image

Doxygen: Fixed wording for CMSIS-RTOS2 Mutex Priority Inheritance.

Change-Id: I8097e29c542e07b61d18d9e77a30eb92ceefafeb

Added use of predefined macro __ARM_ARCH_8_1M_MAIN__

Added UDE support to ARM-v8-M header files.

Core(M): Fixed barriers in MPU enable/disable.

Change-Id: Ieb7c6dd5c1bc46cf73aa6496f199c79f4c8682e4

Core(M): Fixed FPU_Type by adding missing MVFR2 field.

Change-Id: I3241aa219d633c52d4dcad517900893a76e23918

RTX5: Enhanced support for Armv8-M (specifying thread TrustZone module identifier is optional)

Core(M): Ignore -Wpedantic on Armv8-M core headers.
The MPU register definition makes use of (non ISO C99) features, i.e.
the struct definition contains unnamed structs/unions, deliberately.

Change-Id: I98beb3503c5859a6fb987f25e01b296459ecc18a

Core(M): Fixup for syntax error introduced by #796

Change-Id: I73e160c4a277b353e6c98a82cff8102f63c55511

CMSIS CORE: Adding support for __SXTB16_RORn

CMSIS Driver: minor documentation fix (ARM_USART_EVENT_ bit 11 is DSR not CTS)

CMSIS Driver: improved MISRA compliance in APIs (added literal suffix U)

Core(A): Fixed GIC_SetPendingIRQ to use GICD_SGIR instead of GICD_SPENDSGIR for compliance with all GIC specification versions.

Core(M): Added SCB_GetMVEType to decode implemented type of MVE.

Change-Id: I9d3c1fb9295c12217e3bdd70e0d02ddadd96e0ea

CMSIS Driver: minor update in WiFi Interface API documentation

CMSIS Driver: updated custom driver template versions

CMSIS Driver: updated WiFi Interface API version

CMSIS Driver: enhanced WiFi Interface API with support for polling Socket Receive/Send

CMSIS Driver: removed volatile from status related typedefs APIs

DoxyGen: Updated all references/links to keil.com to use https instead of http.

Change-Id: I2589b0de59fb0f20bef11ed031771ed995b24855

CMSIS-DSP: Corrected build issues with AC5 and gcc. Improved Doxygen comments.

CoreValidation: Fixed TC_CoreFunc_IRQVect missing external declaration to ROM vector table.

Change-Id: I83dea2bbeb992e5271959c767735a2671552d3f3

CMSIS-Build: skeleton and initial information.

CMSIS-NN: Fixed component dependency to DSP.

Change-Id: I845afeb2b0d8123a7bcaa6cc0d08d90f5b2e392b

Minor documentation update (added WiFi Driver Validation)

Bump pack dev-drop version.

Change-Id: I50019dbd058d5c4ed4b5824893490e38947dbcbf

Device: Updated all Cortex-M devices with strongly typed vector table references.

Change-Id: Ibe763ae993c61cd4906721a2d170cd2073099616

Graphic update

Updated CMSIS-Driver overview

Updated block diagram to incorporate WiFi driver

Device: Renamed globally exposed interrupt function pointer type.

Change-Id: I927e00d13b964b6770c7b81e37e884be1fbe6c1b

CMSIS-Pack:
  - api documentation improved
  - added bash_script to support pack generation on Linux or Windows
  - added custom attribute to component element
  - added TrustZone-disabled value to software model selection

Core(M): reverted core_armv8mml header file

Core(M): updated core_armv8(1)mml header files
 - updated core_armv8mml.h  according DDI0553A_m_armv8m_arm.pdf
 - updated core_armv81mml.h according DDI0553B_i_armv8m_arm.pdf

RTX5: Fixed thread priority restore on mutex acquire timeout when priority inherit is used (#705)

Change OS_THREAD_LIBSPACE_NUM to be defined as a (compiler) macro

DoxyGen: Enhanced description of osKernelGetSysTimerCount (#693)

Change-Id: I0081e8971aeeef5bd37d1bb744471f75f11e77e8

Changed wording on osThreadFlagsSet and added diagrams for better understanding.

CoreValidation: Removed filter on CM23/33 for Arm Compiler 6.6 LTS
Since LTS branch version 6.6.2 CM23/33 are supported.

Change-Id: I9237e45946e6df8fb644b2ed51dd75a34fbe5787

CMSIS-Zone limited to Cortex-M as Cache support for complex Cortex-A/R systems is not available.

Update README.md

Doxygen: Fixed input file for Core(A).

Change-Id: Ic32c3526ef8c0f85d0cf2ea312df4e483efe7af7

Cclass="IoT Service" added

reworked __NVIC_SetVector(), __NVIC_GetVector() in core CM0, CM0+ include files (#655).
 - checked that the code works for ARMCC, ARMCLANG and GCC.

reworked __NVIC_SetVector(), __NVIC_GetVector() in core_cm*.h include files (#655).

Update README.md

Update README.md

Core(M): Added additional parentheses to MPUv8 function-like-macro parameters.

Change-Id: I709f1977c92330eb301ffa85ba00ba4655f31fb1

CMSIS-NN: Added missing intrinsics for Cortex-A.

GCC/Clang: cope with __set_CPSR changing condition codes

Add a "cc" clobber to __set_CPSR to reflect the fact that it could be
changing the condition codes.

IAR: RRX doesn't modify flags, but has flags as input

IAR assembler version of RRX had a "cc" clobber for RRX, but this is
unneeded - it doesn't modify the condition codes - it's not "RRXS".

Instead the assembler should have a volatile, as already seen in GCC and Clang
versions to reflect the CC input to the instruction.

CMSIS intrinsics use "volatile" attributes to force ordering of
instructions that work on the PSR, either input or output.

A "cc" clobber does not have that effect, at least in gcc; it only
indicates "changes condition codes", not "reads condition codes", so
CC-clobbering instructions can be reordered. This reflects that in
general the compilers make no guarantees about preserving flag state
between assembler sequences, meaning that __RRX will always be prone to
unreliability.

But the volatile marker increases the chances of stuff coming out in the
right order.

GCC: add WFI/WFE compiler barriers

Add "memory" clobber to __WFI and __WFE. Architecturally these should
always be immediately preceded by a __DSB (eg to ensure the write buffer
is drained). Without a barrier on WFI, the following compiler reordering
would be permitted:

     __DSB();             __DSB();
     __WFI();       ->    val_in_ram = 3;
     val_in_ram = 3;      __WFI();

This could cause some power issues with the external bus not being
idle.

The added barrier should have no impact on code size, assuming these
instructions are always accompanied by DSB, as DSB does have its own
memory clobber already.

SEV not modified as there are no issues with the equivalent reordering;
we only need the SEV to not be reordered before the DSB, which is
ensured by volatile.

GCC: SSAT and USAT need asm volatile

Both SSAT and USAT modify the Q flag, so need something to order them
with respect to reads of the PSR. Add `volatile`, matching SADD8 et al.

Also SSAT16 and USAT16.

Change-Id: Ia2a5669609fd9533ccedc8dbdae791ec5d86b054

IAR: LDRT et al must be asm volatile

As these functions take volatile pointers, the API is promising that the
loads and stores will happen, so the assembler statements need volatile
qualifiers too.

If the functions took non-volatile pointers, or had a separate
non-volatile overload for C++, then the volatile could be omitted - the
instructions are normal loads and stores with no side-effects.

GCC and clang assembler already is "asm volatile", and armcc uses
intrinsics.

Change-Id: I4f5ce19ad732caa03ea9110501f0634175c85d4e

GCC: remove unneeded asm volatiles

Many assembler intrinsics are pure - they read only the input registers,
write only the output registers, and change no PSR flags.

Remove volatile from all such intrinisics to improve potential
optimisation.

   REV, REV16, REVSH, RBIT
   QADD8, SHADD8, UQADD8, UHADD8
   QSUB8, SHSUB8, UQSUB8, UHSUB8
   QADD16, SHADD16, UQADD16, UHADD16
   QSUB16, SHSUB16, UQSUB16, UHSUB16
   QASX, SHASX, UQASX, UHASX
   QSAX, SHSAX, UQSAX, UHSAX
   USAD8, USADA8
   UXTB16, UXTAB16, SXTB16, SXTAB16
   SMMLA

Change-Id: Id7e245e621dfc78b027db89f073102cf99d92174

GCC: remove stray EMBEDDED_ASM annotations

REV16 for Core_A/cmsis_gcc.h had a __NO_EMBEDDED_ASM test and section
directive - presumably a copy-paste error.

Align with other intrinsics and Core REV16 version.

Core(M): Add LDA/STL memory clobbers

Constrain compiler reordering around acquire and release accesses by
adding memory clobbers to assembler fragments for LDA/STL and
LDAEX/STLEX.

Fixes #494.

Change-Id: Icdf7a4007e34a731f4de0bdc6474e4e9807d32f2

Revert "Core(M): Added memory clobbers to get_PRIMASK on GCC to prevent (erroneous) instruction reordering. [Issue #261]"

GCC bug was fixed in October 2017 - change went to GCC 6.5, 7.3 and 8.1.

Remove the unnecessary memory clobbers to improve optimisation, on the
assumption that people will have updated their compilers.

This reverts commit 6261e0c956188bf51065b84e6edfe5ffda2c87e7.

Change-Id: I0e6fff7910c8cdc0d50176cabc9c03369083ebe2

ARMCC: remove explicit DSB/DMB/ISB barriers

ARMCC documentation states that the __dsb etc intrinsics act as
optimisation barriers. Even though that's a bit woolly about the exact
equivalent barrier intrinsic, take its word that it's doing the right
thing.

It seems safe to assume that it is, because the __schedule_barrier()
intrinsics here are not actually sufficient for DSB and DMB. They need a
__memory_barrier(). If no-one has seen any problems, then presumably
they already include one.

Change-Id: I5b72e8c11b52d8b14bfd3d906bcb178ab33425f3

Core(A)/armclang: Remove ISB/DSB/DMB barriers

Core(M) versions of files already do not have explicit barriers, so this
makes Core(A) consistent - the built-ins are specified as having barriers
anyway.

Change-Id: Icc661c0ea053fb17523732f6495d5d0577a94a86

Core(M): Fixed MPUv7 inner cache policy evaluation in ARM_MPU_ACCESS_NORMAL definition. (#532)

Change-Id: Ie796c33e671e410c27602961694aaae0bf5e490a

Driver: Added template for WiFi Driver.

Change-Id: Icd2d86e0a4aa4d5c6ab9a7f83fe234678202a02a

Driver: Added template for Driver NAND.

Change-Id: I8f50d19d59f1bc515cdc5047b70cb57d2ba6ce60

Core(M): Enhanced MVE support for Armv8.1-MML
- Added __MVE_USED macro.
- Enable CP10/CP11 during SystemInit if MVE is used.

Change-Id: I0ea0b16b99bd166df334d2865ead09bcb6c406dc

Pack: Updated file version of Cortex-M device startup components.

Change-Id: Ia25d6119880775ec9b3433a84f5617ac4e8c41f9

Doxygen: Enhanced NVIC exception table with standardized handler function names.

Change-Id: Ibb09ef6371cf513c7c0686df3f0beec75417812c

Doxygen: Fixed typo in description for MSP and PSP access functions.

Change-Id: I6cd45cc161b6e06c024b65c12409b484a0e3bb3b