CoreValidation: Generalized MMU setup.

Change-Id: I76937a782642672561c8698e73b38ab24b1262db

CoreValidation: Fixed MMU setup to be compatible with Cortex-A7.

Change-Id: Ic2e722bb9e54bb6da7546955fa79d5f56adc0b21

Core(A): Fixed saving/restoring CPSR when accessing USR SP on ArmClang.

Change-Id: Id67d50ca7ec02da8ba4856a3f2bcc0a0cef49340

CoreValidation: Implemented all unhandled exceptions to abort the test run
... with a proper error message.

Change-Id: I1e6ef40991cb8805add4c0b9a75a1149dcea5e57

CoreValidation: Fixed AC6 assembler and linker flags for Cortex-M targets.

Change-Id: I8ad81ca7de91231c33c4d2c20948742d361e16ea

CoreValidation: Fixed AC5 compiler settings for CA5 targets.

Change-Id: I68b68d8bfaf8be817bd1c3cf24bf4826c3ef915f

CoreValidation: Fixed MMU setup for Cortex-A5/-A7.

Change-Id: Iaf2d7cc41eafac3c74987b02ceb0a64ceea5d37b

Core(M): Fixed comment for MPU Armv7-M device memory access attributes. (Issue #528)

Change-Id: I56de604a5c8a2f5fd30accd398d2b7f84a001723

CoreValidation: Enhanced test configurations for Cortex-M23/M33.

Change-Id: Ibfbb127994d51ed52c3c31614403a27abe1c21bc

CoreValidation: Updated FVP config to run gui-less.

Change-Id: Ic75fe7ef3164873475247f1615a3794d474dee98

CoreValidation: Fixed MMU setup for Cortex-A.

Change-Id: I14d11b81e0ac1ae5b00380ceeb9d083196eb6785

CoreValidation: Fixed GCC linker settings for Cortex-M with FPU.

Change-Id: If561c278ae974bf0ccae3f5cfda1758eb3ca2c31

CoreValidation: Fixed Cortex-A Scatter files for armcc and armclang.

Change-Id: I5fe5a471d56a8c22e905017c13eddfd79a024f93

CoreValidation: Fixed FVP model names to be platform agnostic and case correct.

Change-Id: I88b501ee353017aaa96eadba39dbeddf7d75af03

Fixed case sensitivity issues in build scripts.

Change-Id: I6e13257df9b0f97486960ddb247d3fab6baa4b21

CoreValidation: Reworked test structure.

Change-Id: I98ea421e0cff2914cce340c3fcddd23e342b8f4c

Recommend to call SystemCoreClockUpdate() after .BSS initialization.

Update README.md

Updated __SSAT, __USAT description.

Pack: Removed Fixed Virtual Platform board.
Fixed RTX MemPool example.

Change-Id: Iece3c434d28a16c5a89449cd3f0a569df20640ae

DoxyGen: Enhanced RTOS2/RTX5 documentation of memory sections.
The memory sections needs to be placed into contiguous memory.

Change-Id: I2c853277b107faf5fd67846128f6922a7d2d72f5

RTOS2: Updated IAR support

Avoid __builtin_clz(0)

__builtin_clz(0) is specified as undefined behaviour, so ensure __CLZ
avoids it. Current ARM compilers eliminate the test for 0 at low
optimisation levels, leaving just the CLZ instruction.

Added Cortex-M1

DSP_Lib:
 - updated arm_math.h
 - reduced ARM_MATH_CMx macros

CM3: Make ACTLR bit definitions conditional

The ACTLR register itself is conditional on chip revision, but its
bit definitions were always defined.

Make the the bit definitions also conditional, so it is possible to
produce portable code that sets DISDEFWBUF if available:

    #ifdef SCnSCB_ACTLR_DISDEFWBUF_Msk
       SCnSCB->ACTLR |= SCnSCB_ACTLR_DISDEFWBUF_Msk;
    #endif

CMSIS-Core(M): Reworked Stack/Heap configuration for ARM startup files.

Added __CMSIS_GCC_OUT_RW_REG

Cf. https://github.com/ARM-software/CMSIS_5/pull/95 (did it for GCC before)

CMSIS-Core(A): Fixed the position of "extern "C""

Clarified the necessity to use an app_main thread to take care of creating and starting objects. Removed garbled text.

CMSIS-RTOS2: updated documentation (error code description)

Cortex-A: Corrected Inner Cacheability attributes for Translation Table TTBR0 in MMU config.
SDMDK-8133

replacing __ARM_PCS_VFP with __ARM_FP for FPU codegen indicator in AC6

RTX5: Updated Event Recorder configuration (also addresses #457)

Minor documentation fix

Minor documentation fixes

Modified Cortex-M7 SCB_*Cache_by_Addr functions (#280).

Correcting minor documentation typos

Added define for 'Cortex-M7 cache line size' (#282)

Changed cache function from __STATIC_INLINE to __STATIC_FORCEINLINE.
Modified SCB_EnableICache, SCB_EnableDCache to check if cache is already enabled (#331).

Core(M): Fixed __UQADD8 for ArmClang.
By mistake __UQADD8 was implemented as uadd8.

Change-Id: If43ed4bd5f65ac16cd0c91da89f2dc1a1a157762

RTX5: typo correction in documentation

Stack Requirements documented

Adding support for __restrict keyword for TI ARM compiler

Core(M): Splitted armclang compiler header for LTM and latest.
The latest compiler version provides built-ins for SIMD instructions
whereas for LTM version the assembly implementations needs to be provided.

Change-Id: I441520fd5c210e9a01580fac58d9d6c07de64219

Pack: Fixed assembly Startup component for Cortec-M1.

Change-Id: I5cb976d9e5483e210cfb5f3de500c93aefc8092f

IAR: Restructured NN examples

CMSIS-RTOS2: added documentation split for CM0-7 support only.

IAR: Ported NN examples to IAR

Arm v8-M and SC items are put under corresponding conditions in CMSIS-Core documentation

minor correction

Documentation prepared to include Cortex-M0-M7 variant only

Fixed issue #413

- Fixed copy'n'paste error from Core to Core A

Fixed typo (allways -> always).

CMSIS-Core(M): Fixed incorrect EXC_RETURN_SPSEL definition in ARMv8-M includes.
SPSEL is bit[2] with resulting mask value of 4.
Bug introduced with issue #340.

RTX5: enhanced events (Generic Wait and Thread Flags)

IAR: IAR compilation problem with __RESTRICT define (7.80)

Revert "rtos: rtx5: ARMCC5: move the variables in .bss.os section to ZI section"

This reverts commit fe408eb0d64ddb2d1480d8a47f9b766bd75f5dba.

Removed ITM integration registers.

Deleted obsolete registers from SCB_Type structure.

rtos: rtx5: ARMCC5: move the variables in .bss.os section to ZI section

The thread stacks and other large variables in rtx_lib.c were directed
to .bss.os section, which puts them to zero initialized section in GCC,
but on ARMC5 they were put to data section which consumes precious ROM.

In reality the data section compression may make this a NOP change,
but it will at least make the total result statistics now more reliable.

Effects of this PR on the output of mbed compile of one application:
--8<--8<--
> --- memory_before_bss_change.txt 2018-06-18 16:45:51.928844313 +0300
> +++ memory_after_bss_change.txt 2018-06-18 16:57:27.753532437 +0300
> @@ -5,6 +5,9 @@
>  +----------------------------------------------------------+--------+-------+-------+
>  | Module                                                   |  .text | .data |  .bss |
>  +----------------------------------------------------------+--------+-------+-------+
> @@ -366,7 +369,7 @@
>  | mbed-os/rtos/TARGET_CORTEX/rtx5/RTX/Source/rtx_kernel.o  |    801 |   164 |     0 |
> -| mbed-os/rtos/TARGET_CORTEX/rtx5/RTX/Source/rtx_lib.o     |    406 |  2117 |     0 |
> +| mbed-os/rtos/TARGET_CORTEX/rtx5/RTX/Source/rtx_lib.o     |    406 |     1 |  2116 |
>  | mbed-os/rtos/TARGET_CORTEX/rtx5/RTX/Source/rtx_memory.o  |    260 |     0 |     0 |
> @@ -412,9 +415,9 @@
> -| Subtotals                                                | 163559 |  3380 | 15168 |
> +| Subtotals                                                | 163559 |  1264 | 17284 |
>  +----------------------------------------------------------+--------+-------+-------+
>  Total Static RAM memory (data + bss): 18548 bytes
> -Total Flash memory (text + data): 166939 bytes
> +Total Flash memory (text + data): 164823 bytes

Core(M): Fixed MPUPv7 macro ARM_MPU_RASR_EX.
Added missing SubregionDisable, Size and Enable bits.

Change-Id: I770ef38b2aa30085fc2bb4238571f0991f2e6ac3

RTX5: enhanced KernelInfoRetrieved event

RTX5: corrections in documentation for generated events

corrected CMSIS versions

RTX5: minor typo correction in documentation

Added Cortex-M35P to documentation.

RTX5: Updated RTX generated events (reorganized components) and Event Recorder configuration

Added Cortex-M35P device Support.

Changed 'Serial Viewer Output' to 'Serial Wire Output'

Didn't find any reference to 'Serial Viewer Output' on any ARM page. Therefore I assume that the correct expression is 'Serial Wire Output'.

Corrected documentation for REVSH -> int16_t __REVSH(int16_t value);

Version bump on develop after release.

Change-Id: I807e1c2475ae5e64b337988475e69bf723c01746

Fixup's during release merge.

Change-Id: I8e71c2cebd80cadb3aa99ab55b4686da8cb8e0e6

typo fixed

CMSIS-Core(M) documentation: __NO_EMBEDDED_ASM clarified

Core(M): Fixed ARM_MPU_RBAR macro for Armv8 MPU.

Change-Id: I438348274375daf5a1581dd6e596ffac0e805085

Updated version histories in preparation for release 5.4.0.

Change-Id: I4b47d7e0e267d727687ebd8acba5274ec492b2df

Added osDelay to the list of functions that can be used with osWaitForever

Doxygen: Added cross-reference from RTX5 hardware requirements to CMSIS-Core(A) IRQ Controller API.

Change-Id: Idfd75a33b2c60bfaa6d91877fdd44b7a092f7f35

CoreValidation: Added test cases for unaligned half-word and word access macro functions.

Change-Id: I48d79209cf8a905812ed5a20dd0ac1aa438c5125

Core(M): Enhanced MPUv7 API with value definitions for memory access attribution.

Change-Id: I441f209599a1ecc6636fdff9d6b5a232f0b3b4c2

Added Auxiliary Control Register to core_cm1.h.

corrected comments.

Doxygen: Removed todo's from CAN Driver documentation.
It seems those have been reflected in the meanwhile.

Change-Id: I3f6a701916249c3fb5189bf170785c906cc10652

Added beta ARMCM1 support.

CoreValidation: Fixed AC6 compiler flags for Cortex-M23/M33 tests.
- The bootloader image must set the correct entry point.
- The test image must not overwrite the bootloader reset section.

Change-Id: Id4f71a5b10c9a377dfd2c41096e6abd8efe5db96

CoreValidation: Fixed compiler flags for Cortex-M33 GCC tests.

Change-Id: Id4f71a5b10c9a377dfd2c41096e6abd8efe5db96

Updated GCC non-secure examples.

Updated C-Startup files.

Updated GCC linker description files.

Updated CoreValidation examples.

Updated DSP examples.

Updated RTOS2 examples.

Generic ARM Device

Merge branch 'develop' of https://github.com/ARM-software/CMSIS_5 into develop

Utilities: Updated SVDConf V3.3.21 and PackChk V1.3.69 for Win32 and Linux

Update pack description

DoxyGen: Rework RTX migration guide kernel startup procedure. (Issue #390)

Change-Id: I8c8947ed844236c40c6a0249460c1b756084b05c

DoxyGen: Fixed typo in RTX5 specific size calculation macros.

Change-Id: I71e91142257a5625b367725ef52e13e721ff76e5

Core(M): Fixed typos for Armv8-M
 - RBAR field is called BASE not ADDR

Change-Id: I8b9343d50b22b1adcf2f683802e3c0f87225d716