Updated CMSIS WiFi Interface API (header and documentation)

Release preparation: Updated version histories.

Change-Id: Ia6414fae02e0e22dbdee40b14b7a16c03b50ad39

replace __ARM_PCS_VFP with __ARM_FP for AC6

Corrected CMSIS version number.
Corrected typo.

MPU4 improved, ARM_MPU_OrderedMemcpy

Typo fixes and sync with FuSa RTS changes.

Core(M): Minor typo and MISRA fixes.

Change-Id: Ib77038ce88beaf80d518ec83b7e5393420e54da2

Setting DSP Library variant as default variant.

DSP_Lib changes:
 - new version V1.5.5
 - reworked DSP library source files
     added macro ARM_MATH_LOOPUNROLL
     removed macro UNALIGNED_SUPPORT_DISABLE
     relpaced arm_bitreversal2.S with C version
     added const-correctness
     replaced SIMD pointer construct with memcpy solution
 - reworked DSP library documentation
 - moved DSP libraries to folder ./DSP/Lib
 - ARM DSP Libraries are built with ARMCLANG
 - Added DSP Libraries Source variant

aligning pack schema with specification for version 1.6.0

Improved documentation
- Clearfied usage of CMSIS_device_header
- Added information to Flash ProgramPage function
- Added 'condition' to API
- Reverted version number of CMSIS-Pack documentation (to match implementation)

added CMSIS-Driver components for custom driver implementations

Pack format 1.7.0 documented

version information updated

Core(M): Fixed ARM_MPU_Disable barriers. (#458)

Change-Id: Ia8b10728563f8591816745c9490e1598aecc1978

Core(M): Moved barriers in ARM_MPU_Enable behind the register accesses. (#458)

Change-Id: I7a2179d492f8fa38932c2836e609ce4ab909e2e1

DoxyGen: Added example code for Armv8 MPU.

Change-Id: I0ceb56bd75d8b3740418d18989da6f4996d9de51

Core(M): Renamed ARM_MPU_RLAR to ARM_MPU_RLAR_PXN for Armv8.1-M for backward compatibility.

Change-Id: I6f9b8520f137c99f9f9c9b6a7954fc1fc0a0222c

RTX5: updated documentation (corrected typos)

Added MPU for v8M, v8.1M

CoreValidation: Fixed AC5 compiler and assembler flags.

Change-Id: Ic49cf3f6ff87af66de08cc88ad843a77a23f832f

CMSIS-Driver WiFi documentation updated

Merge pull request #542 from TTornblom/develop

RTOS2: Rebuilt IAR libraries with EVR_RTX_DISABLE and DOMAIN_NS=1 for…

RTOS2: Rebuilt IAR libraries with EVR_RTX_DISABLE and DOMAIN_NS=1 for the non-secure libraries

Update README.md

Update README.md

Core(M): Added MPU RLAR PXN bit for Armv8.1-M.

Change-Id: I7661961c3ac958412a63fd2bff7a1e567d7f8f47

Core(M): Added support for generic Armv8.1-M Mainline devices.

Change-Id: I6d21e148014dc7c0c0c553ba001e654d5482baf6

CMSIS-Driver WIFI documentation improved

CoreValidation: Added test configurations for Cortex-M35P.

Change-Id: Iadf4f650e478470847272c16a9bc5714122286c8

CoreValidation: Fixed APSR test case.

Change-Id: I7d844ffb48c23f09a7cdec98feeb7946896ebe0d

CoreValidation: Fixed compiler warnings on ArmClang.

Change-Id: Iccb28f2fe2f4c36b89729f5668104d1cab7af594

Core(M): Removed extra semicolons from ArmClang compiler intrinsics.

Change-Id: I26dc0641e8d1820714062977e147f7fc20bf481a

Added WiFi_Event.

Added top-level page link to WiFi driver

Added documentation stubs for CMSIS-Driver WiFi.

Updated pdsc (corrected WiFi Driver Header location)

Added WiFi Driver API 1.0.0-beta

RTX5: updated release notes

CoreValidation: Fixed Cortex-A test cases.

Change-Id: I1b397e953fdcbca9f82f5390ec39d2429c5ef8db

CoreValidation: Added dedicated config files for Armv8-M bootloaders.
Running tests in non-secure mode needs different system partitioning than
running tests in secure mode, i.e. used interrupts needs to be assigned
to non-secure.

Change-Id: I4de29c4f4e22cc4bc86af1c92741bbf1b5625aa8

CoreValidation: Fixed TC_CoreFunc_APSR and TC_CoreInstr_RRX.
Added volatile keywords to make the instruction sequence less
dependent on the Compiler optimization level.

Change-Id: I60b23d0dd959e34a0cc8e0c798dc01ae88686494

CoreValidation: Fixed MMU setup for Arm Compiler 5.

Change-Id: I5511a55e265e5e59b00c2aecf57df2c16332355a

CoreValidation: Generalized MMU setup.

Change-Id: I76937a782642672561c8698e73b38ab24b1262db

CoreValidation: Fixed MMU setup to be compatible with Cortex-A7.

Change-Id: Ic2e722bb9e54bb6da7546955fa79d5f56adc0b21

Core(A): Fixed saving/restoring CPSR when accessing USR SP on ArmClang.

Change-Id: Id67d50ca7ec02da8ba4856a3f2bcc0a0cef49340

CoreValidation: Implemented all unhandled exceptions to abort the test run
... with a proper error message.

Change-Id: I1e6ef40991cb8805add4c0b9a75a1149dcea5e57

CoreValidation: Fixed AC6 assembler and linker flags for Cortex-M targets.

Change-Id: I8ad81ca7de91231c33c4d2c20948742d361e16ea

CoreValidation: Fixed AC5 compiler settings for CA5 targets.

Change-Id: I68b68d8bfaf8be817bd1c3cf24bf4826c3ef915f

CoreValidation: Fixed MMU setup for Cortex-A5/-A7.

Change-Id: Iaf2d7cc41eafac3c74987b02ceb0a64ceea5d37b

Core(M): Fixed comment for MPU Armv7-M device memory access attributes. (Issue #528)

Change-Id: I56de604a5c8a2f5fd30accd398d2b7f84a001723

CoreValidation: Enhanced test configurations for Cortex-M23/M33.

Change-Id: Ibfbb127994d51ed52c3c31614403a27abe1c21bc

CoreValidation: Updated FVP config to run gui-less.

Change-Id: Ic75fe7ef3164873475247f1615a3794d474dee98

CoreValidation: Fixed MMU setup for Cortex-A.

Change-Id: I14d11b81e0ac1ae5b00380ceeb9d083196eb6785

CoreValidation: Fixed GCC linker settings for Cortex-M with FPU.

Change-Id: If561c278ae974bf0ccae3f5cfda1758eb3ca2c31

CoreValidation: Fixed Cortex-A Scatter files for armcc and armclang.

Change-Id: I5fe5a471d56a8c22e905017c13eddfd79a024f93

CoreValidation: Fixed FVP model names to be platform agnostic and case correct.

Change-Id: I88b501ee353017aaa96eadba39dbeddf7d75af03

Fixed case sensitivity issues in build scripts.

Change-Id: I6e13257df9b0f97486960ddb247d3fab6baa4b21

CoreValidation: Reworked test structure.

Change-Id: I98ea421e0cff2914cce340c3fcddd23e342b8f4c

Recommend to call SystemCoreClockUpdate() after .BSS initialization.

Update README.md

Updated __SSAT, __USAT description.

Pack: Removed Fixed Virtual Platform board.
Fixed RTX MemPool example.

Change-Id: Iece3c434d28a16c5a89449cd3f0a569df20640ae

DoxyGen: Enhanced RTOS2/RTX5 documentation of memory sections.
The memory sections needs to be placed into contiguous memory.

Change-Id: I2c853277b107faf5fd67846128f6922a7d2d72f5

RTOS2: Updated IAR support

Avoid __builtin_clz(0)

__builtin_clz(0) is specified as undefined behaviour, so ensure __CLZ
avoids it. Current ARM compilers eliminate the test for 0 at low
optimisation levels, leaving just the CLZ instruction.

Added Cortex-M1

DSP_Lib:
 - updated arm_math.h
 - reduced ARM_MATH_CMx macros

CM3: Make ACTLR bit definitions conditional

The ACTLR register itself is conditional on chip revision, but its
bit definitions were always defined.

Make the the bit definitions also conditional, so it is possible to
produce portable code that sets DISDEFWBUF if available:

    #ifdef SCnSCB_ACTLR_DISDEFWBUF_Msk
       SCnSCB->ACTLR |= SCnSCB_ACTLR_DISDEFWBUF_Msk;
    #endif

CMSIS-Core(M): Reworked Stack/Heap configuration for ARM startup files.

Added __CMSIS_GCC_OUT_RW_REG

Cf. https://github.com/ARM-software/CMSIS_5/pull/95 (did it for GCC before)

CMSIS-Core(A): Fixed the position of "extern "C""

Clarified the necessity to use an app_main thread to take care of creating and starting objects. Removed garbled text.

CMSIS-RTOS2: updated documentation (error code description)

Cortex-A: Corrected Inner Cacheability attributes for Translation Table TTBR0 in MMU config.
SDMDK-8133

replacing __ARM_PCS_VFP with __ARM_FP for FPU codegen indicator in AC6

RTX5: Updated Event Recorder configuration (also addresses #457)

Minor documentation fix

Minor documentation fixes

Modified Cortex-M7 SCB_*Cache_by_Addr functions (#280).

Correcting minor documentation typos

Added define for 'Cortex-M7 cache line size' (#282)

Changed cache function from __STATIC_INLINE to __STATIC_FORCEINLINE.
Modified SCB_EnableICache, SCB_EnableDCache to check if cache is already enabled (#331).

Core(M): Fixed __UQADD8 for ArmClang.
By mistake __UQADD8 was implemented as uadd8.

Change-Id: If43ed4bd5f65ac16cd0c91da89f2dc1a1a157762

RTX5: typo correction in documentation

Stack Requirements documented

Adding support for __restrict keyword for TI ARM compiler

Core(M): Splitted armclang compiler header for LTM and latest.
The latest compiler version provides built-ins for SIMD instructions
whereas for LTM version the assembly implementations needs to be provided.

Change-Id: I441520fd5c210e9a01580fac58d9d6c07de64219

Pack: Fixed assembly Startup component for Cortec-M1.

Change-Id: I5cb976d9e5483e210cfb5f3de500c93aefc8092f

IAR: Restructured NN examples

CMSIS-RTOS2: added documentation split for CM0-7 support only.

IAR: Ported NN examples to IAR

Arm v8-M and SC items are put under corresponding conditions in CMSIS-Core documentation

minor correction

Documentation prepared to include Cortex-M0-M7 variant only

Fixed issue #413

- Fixed copy'n'paste error from Core to Core A

Fixed typo (allways -> always).

CMSIS-Core(M): Fixed incorrect EXC_RETURN_SPSEL definition in ARMv8-M includes.
SPSEL is bit[2] with resulting mask value of 4.
Bug introduced with issue #340.

RTX5: enhanced events (Generic Wait and Thread Flags)

IAR: IAR compilation problem with __RESTRICT define (7.80)