begriffs open source - cmsis/blob - CMSIS/Driver/Include/Driver_NAND.h

   1 /*
   2  * Copyright (c) 2013-2016 ARM Limited. All rights reserved.
   3  *
   4  * SPDX-License-Identifier: Apache-2.0
   5  *
   6  * Licensed under the Apache License, Version 2.0 (the License); you may
   7  * not use this file except in compliance with the License.
   8  * You may obtain a copy of the License at
   9  *
  10  * www.apache.org/licenses/LICENSE-2.0
  11  *
  12  * Unless required by applicable law or agreed to in writing, software
  13  * distributed under the License is distributed on an AS IS BASIS, WITHOUT
  14  * WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
  15  * See the License for the specific language governing permissions and
  16  * limitations under the License.
  17  *
  18  * $Date:        30. May 2014
  19  * $Revision:    V2.01
  20  *
  21  * Project:      NAND Flash Driver definitions
  22  */
  23
  24 /* History:
  25  *  Version 2.01
  26  *    Updated ARM_NAND_ECC_INFO structure and ARM_NAND_ECC_xxx definitions
  27  *  Version 2.00
  28  *    New simplified driver:
  29  *      complexity moved to upper layer (command agnostic)
  30  *    Added support for:
  31  *      NV-DDR & NV-DDR2 Interface (ONFI specification)
  32  *      VCC, VCCQ and VPP Power Supply Control
  33  *      WP (Write Protect) Control
  34  *  Version 1.11
  35  *    Changed prefix ARM_DRV -> ARM_DRIVER
  36  *  Version 1.10
  37  *    Namespace prefix ARM_ added
  38  *  Version 1.00
  39  *    Initial release
  40  */
  41
  42 #ifndef DRIVER_NAND_H_
  43 #define DRIVER_NAND_H_
  44
  45 #ifdef  __cplusplus
  46 extern "C"
  47 {
  48 #endif
  49
  50 #include "Driver_Common.h"
  51
  52 #define ARM_NAND_API_VERSION ARM_DRIVER_VERSION_MAJOR_MINOR(2,01)  /* API version */
  53
  54
  55 /****** NAND Device Power *****/
  56 #define ARM_NAND_POWER_VCC_Pos           0
  57 #define ARM_NAND_POWER_VCC_Msk          (0x07UL << ARM_NAND_POWER_VCC_Pos)
  58 #define ARM_NAND_POWER_VCC_OFF          (0x01UL << ARM_NAND_POWER_VCC_Pos)  ///< VCC Power off
  59 #define ARM_NAND_POWER_VCC_3V3          (0x02UL << ARM_NAND_POWER_VCC_Pos)  ///< VCC = 3.3V
  60 #define ARM_NAND_POWER_VCC_1V8          (0x03UL << ARM_NAND_POWER_VCC_Pos)  ///< VCC = 1.8V
  61 #define ARM_NAND_POWER_VCCQ_Pos          3
  62 #define ARM_NAND_POWER_VCCQ_Msk         (0x07UL << ARM_NAND_POWER_VCCQ_Pos)
  63 #define ARM_NAND_POWER_VCCQ_OFF         (0x01UL << ARM_NAND_POWER_VCCQ_Pos) ///< VCCQ I/O Power off
  64 #define ARM_NAND_POWER_VCCQ_3V3         (0x02UL << ARM_NAND_POWER_VCCQ_Pos) ///< VCCQ = 3.3V
  65 #define ARM_NAND_POWER_VCCQ_1V8         (0x03UL << ARM_NAND_POWER_VCCQ_Pos) ///< VCCQ = 1.8V
  66 #define ARM_NAND_POWER_VPP_OFF          (1UL << 6)                          ///< VPP off
  67 #define ARM_NAND_POWER_VPP_ON           (1Ul << 7)                          ///< VPP on
  68
  69
  70 /****** NAND Control Codes *****/
  71 #define ARM_NAND_BUS_MODE               (0x01)      ///< Set Bus Mode as specified with arg
  72 #define ARM_NAND_BUS_DATA_WIDTH         (0x02)      ///< Set Bus Data Width as specified with arg
  73 #define ARM_NAND_DRIVER_STRENGTH        (0x03)      ///< Set Driver Strength as specified with arg
  74 #define ARM_NAND_DEVICE_READY_EVENT     (0x04)      ///< Generate \ref ARM_NAND_EVENT_DEVICE_READY; arg: 0=disabled (default), 1=enabled
  75 #define ARM_NAND_DRIVER_READY_EVENT     (0x05)      ///< Generate \ref ARM_NAND_EVENT_DRIVER_READY; arg: 0=disabled (default), 1=enabled
  76
  77 /*----- NAND Bus Mode (ONFI - Open NAND Flash Interface) -----*/
  78 #define ARM_NAND_BUS_INTERFACE_Pos       4
  79 #define ARM_NAND_BUS_INTERFACE_Msk      (0x03UL << ARM_NAND_BUS_INTERFACE_Pos)
  80 #define ARM_NAND_BUS_SDR                (0x00UL << ARM_NAND_BUS_INTERFACE_Pos)    ///< Data Interface:    SDR  (Single Data Rate) - Traditional interface (default)
  81 #define ARM_NAND_BUS_DDR                (0x01UL << ARM_NAND_BUS_INTERFACE_Pos)    ///< Data Interface: NV-DDR  (Double Data Rate)
  82 #define ARM_NAND_BUS_DDR2               (0x02UL << ARM_NAND_BUS_INTERFACE_Pos)    ///< Data Interface: NV-DDR2 (Double Data Rate)
  83 #define ARM_NAND_BUS_TIMING_MODE_Pos     0
  84 #define ARM_NAND_BUS_TIMING_MODE_Msk    (0x0FUL << ARM_NAND_BUS_TIMING_MODE_Pos)
  85 #define ARM_NAND_BUS_TIMING_MODE_0      (0x00UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 0 (default)
  86 #define ARM_NAND_BUS_TIMING_MODE_1      (0x01UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 1
  87 #define ARM_NAND_BUS_TIMING_MODE_2      (0x02UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 2
  88 #define ARM_NAND_BUS_TIMING_MODE_3      (0x03UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 3
  89 #define ARM_NAND_BUS_TIMING_MODE_4      (0x04UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 4 (SDR EDO capable)
  90 #define ARM_NAND_BUS_TIMING_MODE_5      (0x05UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 5 (SDR EDO capable)
  91 #define ARM_NAND_BUS_TIMING_MODE_6      (0x06UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 6 (NV-DDR2 only)
  92 #define ARM_NAND_BUS_TIMING_MODE_7      (0x07UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 7 (NV-DDR2 only)
  93 #define ARM_NAND_BUS_DDR2_DO_WCYC_Pos    8
  94 #define ARM_NAND_BUS_DDR2_DO_WCYC_Msk   (0x0FUL << ARM_NAND_BUS_DDR2_DO_WCYC_Pos)
  95 #define ARM_NAND_BUS_DDR2_DO_WCYC_0     (0x00UL << ARM_NAND_BUS_DDR2_DO_WCYC_Pos) ///< DDR2 Data Output Warm-up cycles: 0 (default)
  96 #define ARM_NAND_BUS_DDR2_DO_WCYC_1     (0x01UL << ARM_NAND_BUS_DDR2_DO_WCYC_Pos) ///< DDR2 Data Output Warm-up cycles: 1
  97 #define ARM_NAND_BUS_DDR2_DO_WCYC_2     (0x02UL << ARM_NAND_BUS_DDR2_DO_WCYC_Pos) ///< DDR2 Data Output Warm-up cycles: 2
  98 #define ARM_NAND_BUS_DDR2_DO_WCYC_4     (0x03UL << ARM_NAND_BUS_DDR2_DO_WCYC_Pos) ///< DDR2 Data Output Warm-up cycles: 4
  99 #define ARM_NAND_BUS_DDR2_DI_WCYC_Pos    12
 100 #define ARM_NAND_BUS_DDR2_DI_WCYC_Msk   (0x0FUL << ARM_NAND_BUS_DDR2_DI_WCYC_Pos)
 101 #define ARM_NAND_BUS_DDR2_DI_WCYC_0     (0x00UL << ARM_NAND_BUS_DDR2_DI_WCYC_Pos) ///< DDR2 Data Input Warm-up cycles: 0 (default)
 102 #define ARM_NAND_BUS_DDR2_DI_WCYC_1     (0x01UL << ARM_NAND_BUS_DDR2_DI_WCYC_Pos) ///< DDR2 Data Input Warm-up cycles: 1
 103 #define ARM_NAND_BUS_DDR2_DI_WCYC_2     (0x02UL << ARM_NAND_BUS_DDR2_DI_WCYC_Pos) ///< DDR2 Data Input Warm-up cycles: 2
 104 #define ARM_NAND_BUS_DDR2_DI_WCYC_4     (0x03UL << ARM_NAND_BUS_DDR2_DI_WCYC_Pos) ///< DDR2 Data Input Warm-up cycles: 4
 105 #define ARM_NAND_BUS_DDR2_VEN           (1UL << 16)                               ///< DDR2 Enable external VREFQ as reference
 106 #define ARM_NAND_BUS_DDR2_CMPD          (1UL << 17)                               ///< DDR2 Enable complementary DQS (DQS_c) signal
 107 #define ARM_NAND_BUS_DDR2_CMPR          (1UL << 18)                               ///< DDR2 Enable complementary RE_n (RE_c) signal
 108
 109 /*----- NAND Data Bus Width -----*/
 110 #define ARM_NAND_BUS_DATA_WIDTH_8       (0x00)      ///< Bus Data Width:  8 bit (default)
 111 #define ARM_NAND_BUS_DATA_WIDTH_16      (0x01)      ///< Bus Data Width: 16 bit
 112
 113 /*----- NAND Driver Strength (ONFI - Open NAND Flash Interface) -----*/
 114 #define ARM_NAND_DRIVER_STRENGTH_18     (0x00)      ///< Driver Strength 2.0x = 18 Ohms
 115 #define ARM_NAND_DRIVER_STRENGTH_25     (0x01)      ///< Driver Strength 1.4x = 25 Ohms
 116 #define ARM_NAND_DRIVER_STRENGTH_35     (0x02)      ///< Driver Strength 1.0x = 35 Ohms (default)
 117 #define ARM_NAND_DRIVER_STRENGTH_50     (0x03)      ///< Driver Strength 0.7x = 50 Ohms
 118
 119
 120 /****** NAND ECC for Read/Write Data Mode and Sequence Execution Code *****/
 121 #define ARM_NAND_ECC_INDEX_Pos           0
 122 #define ARM_NAND_ECC_INDEX_Msk          (0xFFUL << ARM_NAND_ECC_INDEX_Pos)
 123 #define ARM_NAND_ECC(n)                 ((n) & ARM_NAND_ECC_INDEX_Msk)     ///< Select ECC
 124 #define ARM_NAND_ECC0                   (1UL << 8)                         ///< Use ECC0 of selected ECC
 125 #define ARM_NAND_ECC1                   (1UL << 9)                         ///< Use ECC1 of selected ECC
 126
 127 /****** NAND Flag for Read/Write Data Mode and Sequence Execution Code *****/
 128 #define ARM_NAND_DRIVER_DONE_EVENT      (1UL << 16) ///< Generate \ref ARM_NAND_EVENT_DRIVER_DONE
 129
 130 /****** NAND Sequence Execution Code *****/
 131 #define ARM_NAND_CODE_SEND_CMD1         (1UL << 17) ///< Send Command 1
 132 #define ARM_NAND_CODE_SEND_ADDR_COL1    (1UL << 18) ///< Send Column Address 1
 133 #define ARM_NAND_CODE_SEND_ADDR_COL2    (1UL << 19) ///< Send Column Address 2
 134 #define ARM_NAND_CODE_SEND_ADDR_ROW1    (1UL << 20) ///< Send Row Address 1
 135 #define ARM_NAND_CODE_SEND_ADDR_ROW2    (1UL << 21) ///< Send Row Address 2
 136 #define ARM_NAND_CODE_SEND_ADDR_ROW3    (1UL << 22) ///< Send Row Address 3
 137 #define ARM_NAND_CODE_INC_ADDR_ROW      (1UL << 23) ///< Auto-increment Row Address
 138 #define ARM_NAND_CODE_WRITE_DATA        (1UL << 24) ///< Write Data
 139 #define ARM_NAND_CODE_SEND_CMD2         (1UL << 25) ///< Send Command 2
 140 #define ARM_NAND_CODE_WAIT_BUSY         (1UL << 26) ///< Wait while R/Bn busy
 141 #define ARM_NAND_CODE_READ_DATA         (1UL << 27) ///< Read Data
 142 #define ARM_NAND_CODE_SEND_CMD3         (1UL << 28) ///< Send Command 3
 143 #define ARM_NAND_CODE_READ_STATUS       (1UL << 29) ///< Read Status byte and check FAIL bit (bit 0)
 144
 145 /*----- NAND Sequence Execution Code: Command -----*/
 146 #define ARM_NAND_CODE_CMD1_Pos           0
 147 #define ARM_NAND_CODE_CMD1_Msk          (0xFFUL << ARM_NAND_CODE_CMD1_Pos)
 148 #define ARM_NAND_CODE_CMD2_Pos           8
 149 #define ARM_NAND_CODE_CMD2_Msk          (0xFFUL << ARM_NAND_CODE_CMD2_Pos)
 150 #define ARM_NAND_CODE_CMD3_Pos           16
 151 #define ARM_NAND_CODE_CMD3_Msk          (0xFFUL << ARM_NAND_CODE_CMD3_Pos)
 152
 153 /*----- NAND Sequence Execution Code: Column Address -----*/
 154 #define ARM_NAND_CODE_ADDR_COL1_Pos      0
 155 #define ARM_NAND_CODE_ADDR_COL1_Msk     (0xFFUL << ARM_NAND_CODE_ADDR_COL1_Pos)
 156 #define ARM_NAND_CODE_ADDR_COL2_Pos      8
 157 #define ARM_NAND_CODE_ADDR_COL2_Msk     (0xFFUL << ARM_NAND_CODE_ADDR_COL2_Pos)
 158
 159 /*----- NAND Sequence Execution Code: Row Address -----*/
 160 #define ARM_NAND_CODE_ADDR_ROW1_Pos      0
 161 #define ARM_NAND_CODE_ADDR_ROW1_Msk     (0xFFUL << ARM_NAND_CODE_ADDR_ROW1_Pos)
 162 #define ARM_NAND_CODE_ADDR_ROW2_Pos      8
 163 #define ARM_NAND_CODE_ADDR_ROW2_Msk     (0xFFUL << ARM_NAND_CODE_ADDR_ROW2_Pos)
 164 #define ARM_NAND_CODE_ADDR_ROW3_Pos      16
 165 #define ARM_NAND_CODE_ADDR_ROW3_Msk     (0xFFUL << ARM_NAND_CODE_ADDR_ROW3_Pos)
 166
 167
 168 /****** NAND specific error codes *****/
 169 #define ARM_NAND_ERROR_ECC              (ARM_DRIVER_ERROR_SPECIFIC - 1)     ///< ECC generation/correction failed
 170
 171
 172 /**
 173 \brief NAND ECC (Error Correction Code) Information
 174 */
 175 typedef struct _ARM_NAND_ECC_INFO {
 176   uint32_t type             :  2;       ///< Type: 1=ECC0 over Data, 2=ECC0 over Data+Spare, 3=ECC0 over Data and ECC1 over Spare
 177   uint32_t page_layout      :  1;       ///< Page layout: 0=|Data0|Spare0|...|DataN-1|SpareN-1|, 1=|Data0|...|DataN-1|Spare0|...|SpareN-1|
 178   uint32_t page_count       :  3;       ///< Number of virtual pages: N = 2 ^ page_count
 179   uint32_t page_size        :  4;       ///< Virtual Page size (Data+Spare): 0=512+16, 1=1k+32, 2=2k+64, 3=4k+128, 4=8k+256, 8=512+28, 9=1k+56, 10=2k+112, 11=4k+224, 12=8k+448
 180   uint32_t reserved         : 14;       ///< Reserved (must be zero)
 181   uint32_t correctable_bits :  8;       ///< Number of correctable bits (based on 512 byte codeword size)
 182   uint16_t codeword_size [2];           ///< Number of bytes over which ECC is calculated
 183   uint16_t ecc_size      [2];           ///< ECC size in bytes (rounded up)
 184   uint16_t ecc_offset    [2];           ///< ECC offset in bytes (where ECC starts in Spare area)
 185 } ARM_NAND_ECC_INFO;
 186
 187
 188 /**
 189 \brief NAND Status
 190 */
 191 typedef struct _ARM_NAND_STATUS {
 192   uint32_t busy      : 1;               ///< Driver busy flag
 193   uint32_t ecc_error : 1;               ///< ECC error detected (cleared on next Read/WriteData or ExecuteSequence)
 194 } ARM_NAND_STATUS;
 195
 196
 197 /****** NAND Event *****/
 198 #define ARM_NAND_EVENT_DEVICE_READY     (1UL << 0)  ///< Device Ready: R/Bn rising edge
 199 #define ARM_NAND_EVENT_DRIVER_READY     (1UL << 1)  ///< Driver Ready
 200 #define ARM_NAND_EVENT_DRIVER_DONE      (1UL << 2)  ///< Driver operation done
 201 #define ARM_NAND_EVENT_ECC_ERROR        (1UL << 3)  ///< ECC could not correct data
 202
 203
 204 // Function documentation
 205 /**
 206   \fn            ARM_DRIVER_VERSION ARM_NAND_GetVersion (void)
 207   \brief         Get driver version.
 208   \return        \ref ARM_DRIVER_VERSION
 209 */
 210 /**
 211   \fn            ARM_NAND_CAPABILITIES ARM_NAND_GetCapabilities (void)
 212   \brief         Get driver capabilities.
 213   \return        \ref ARM_NAND_CAPABILITIES
 214 */
 215 /**
 216   \fn            int32_t ARM_NAND_Initialize (ARM_NAND_SignalEvent_t cb_event)
 217   \brief         Initialize the NAND Interface.
 218   \param[in]     cb_event  Pointer to \ref ARM_NAND_SignalEvent
 219   \return        \ref execution_status
 220 */
 221 /**
 222   \fn            int32_t ARM_NAND_Uninitialize (void)
 223   \brief         De-initialize the NAND Interface.
 224   \return        \ref execution_status
 225 */
 226 /**
 227   \fn            int32_t ARM_NAND_PowerControl (ARM_POWER_STATE state)
 228   \brief         Control the NAND interface power.
 229   \param[in]     state  Power state
 230   \return        \ref execution_status
 231 */
 232 /**
 233   \fn            int32_t ARM_NAND_DevicePower (uint32_t voltage)
 234   \brief         Set device power supply voltage.
 235   \param[in]     voltage  NAND Device supply voltage
 236   \return        \ref execution_status
 237 */
 238 /**
 239   \fn            int32_t ARM_NAND_WriteProtect (uint32_t dev_num, bool enable)
 240   \brief         Control WPn (Write Protect).
 241   \param[in]     dev_num  Device number
 242   \param[in]     enable
 243                 - \b false Write Protect off
 244                 - \b true  Write Protect on
 245   \return        \ref execution_status
 246 */
 247 /**
 248   \fn            int32_t ARM_NAND_ChipEnable (uint32_t dev_num, bool enable)
 249   \brief         Control CEn (Chip Enable).
 250   \param[in]     dev_num  Device number
 251   \param[in]     enable
 252                 - \b false Chip Enable off
 253                 - \b true  Chip Enable on
 254   \return        \ref execution_status
 255 */
 256 /**
 257   \fn            int32_t ARM_NAND_GetDeviceBusy (uint32_t dev_num)
 258   \brief         Get Device Busy pin state.
 259   \param[in]     dev_num  Device number
 260   \return        1=busy, 0=not busy, or error
 261 */
 262 /**
 263   \fn            int32_t ARM_NAND_SendCommand (uint32_t dev_num, uint8_t cmd)
 264   \brief         Send command to NAND device.
 265   \param[in]     dev_num  Device number
 266   \param[in]     cmd      Command
 267   \return        \ref execution_status
 268 */
 269 /**
 270   \fn            int32_t ARM_NAND_SendAddress (uint32_t dev_num, uint8_t addr)
 271   \brief         Send address to NAND device.
 272   \param[in]     dev_num  Device number
 273   \param[in]     addr     Address
 274   \return        \ref execution_status
 275 */
 276 /**
 277   \fn            int32_t ARM_NAND_ReadData (uint32_t dev_num, void *data, uint32_t cnt, uint32_t mode)
 278   \brief         Read data from NAND device.
 279   \param[in]     dev_num  Device number
 280   \param[out]    data     Pointer to buffer for data to read from NAND device
 281   \param[in]     cnt      Number of data items to read
 282   \param[in]     mode     Operation mode
 283   \return        number of data items read or \ref execution_status
 284 */
 285 /**
 286   \fn            int32_t ARM_NAND_WriteData (uint32_t dev_num, const void *data, uint32_t cnt, uint32_t mode)
 287   \brief         Write data to NAND device.
 288   \param[in]     dev_num  Device number
 289   \param[out]    data     Pointer to buffer with data to write to NAND device
 290   \param[in]     cnt      Number of data items to write
 291   \param[in]     mode     Operation mode
 292   \return        number of data items written or \ref execution_status
 293 */
 294 /**
 295   \fn            int32_t ARM_NAND_ExecuteSequence (uint32_t dev_num, uint32_t code, uint32_t cmd,
 296                                                    uint32_t addr_col, uint32_t addr_row,
 297                                                    void *data, uint32_t data_cnt,
 298                                                    uint8_t *status, uint32_t *count)
 299   \brief         Execute sequence of operations.
 300   \param[in]     dev_num  Device number
 301   \param[in]     code     Sequence code
 302   \param[in]     cmd      Command(s)
 303   \param[in]     addr_col Column address
 304   \param[in]     addr_row Row address
 305   \param[in,out] data     Pointer to data to be written or read
 306   \param[in]     data_cnt Number of data items in one iteration
 307   \param[out]    status   Pointer to status read
 308   \param[in,out] count    Number of iterations
 309   \return        \ref execution_status
 310 */
 311 /**
 312   \fn            int32_t ARM_NAND_AbortSequence (uint32_t dev_num)
 313   \brief         Abort sequence execution.
 314   \param[in]     dev_num  Device number
 315   \return        \ref execution_status
 316 */
 317 /**
 318   \fn            int32_t ARM_NAND_Control (uint32_t dev_num, uint32_t control, uint32_t arg)
 319   \brief         Control NAND Interface.
 320   \param[in]     dev_num  Device number
 321   \param[in]     control  Operation
 322   \param[in]     arg      Argument of operation
 323   \return        \ref execution_status
 324 */
 325 /**
 326   \fn            ARM_NAND_STATUS ARM_NAND_GetStatus (uint32_t dev_num)
 327   \brief         Get NAND status.
 328   \param[in]     dev_num  Device number
 329   \return        NAND status \ref ARM_NAND_STATUS
 330 */
 331 /**
 332   \fn            int32_t ARM_NAND_InquireECC (int32_t index, ARM_NAND_ECC_INFO *info)
 333   \brief         Inquire about available ECC.
 334   \param[in]     index   Device number
 335   \param[out]    info    Pointer to ECC information \ref ARM_NAND_ECC_INFO retrieved
 336   \return        \ref execution_status
 337 */
 338
 339 /**
 340   \fn            void ARM_NAND_SignalEvent (uint32_t dev_num, uint32_t event)
 341   \brief         Signal NAND event.
 342   \param[in]     dev_num  Device number
 343   \param[in]     event    Event notification mask
 344   \return        none
 345 */
 346
 347 typedef void (*ARM_NAND_SignalEvent_t) (uint32_t dev_num, uint32_t event);    ///< Pointer to \ref ARM_NAND_SignalEvent : Signal NAND Event.
 348
 349
 350 /**
 351 \brief NAND Driver Capabilities.
 352 */
 353 typedef struct _ARM_NAND_CAPABILITIES {
 354   uint32_t event_device_ready  : 1;     ///< Signal Device Ready event (R/Bn rising edge)
 355   uint32_t reentrant_operation : 1;     ///< Supports re-entrant operation (SendCommand/Address, Read/WriteData)
 356   uint32_t sequence_operation  : 1;     ///< Supports Sequence operation (ExecuteSequence, AbortSequence)
 357   uint32_t vcc                 : 1;     ///< Supports VCC Power Supply Control
 358   uint32_t vcc_1v8             : 1;     ///< Supports 1.8 VCC Power Supply
 359   uint32_t vccq                : 1;     ///< Supports VCCQ I/O Power Supply Control
 360   uint32_t vccq_1v8            : 1;     ///< Supports 1.8 VCCQ I/O Power Supply
 361   uint32_t vpp                 : 1;     ///< Supports VPP High Voltage Power Supply Control
 362   uint32_t wp                  : 1;     ///< Supports WPn (Write Protect) Control
 363   uint32_t ce_lines            : 4;     ///< Number of CEn (Chip Enable) lines: ce_lines + 1
 364   uint32_t ce_manual           : 1;     ///< Supports manual CEn (Chip Enable) Control
 365   uint32_t rb_monitor          : 1;     ///< Supports R/Bn (Ready/Busy) Monitoring
 366   uint32_t data_width_16       : 1;     ///< Supports 16-bit data
 367   uint32_t ddr                 : 1;     ///< Supports NV-DDR  Data Interface (ONFI)
 368   uint32_t ddr2                : 1;     ///< Supports NV-DDR2 Data Interface (ONFI)
 369   uint32_t sdr_timing_mode     : 3;     ///< Fastest (highest) SDR     Timing Mode supported (ONFI)
 370   uint32_t ddr_timing_mode     : 3;     ///< Fastest (highest) NV_DDR  Timing Mode supported (ONFI)
 371   uint32_t ddr2_timing_mode    : 3;     ///< Fastest (highest) NV_DDR2 Timing Mode supported (ONFI)
 372   uint32_t driver_strength_18  : 1;     ///< Supports Driver Strength 2.0x = 18 Ohms
 373   uint32_t driver_strength_25  : 1;     ///< Supports Driver Strength 1.4x = 25 Ohms
 374   uint32_t driver_strength_50  : 1;     ///< Supports Driver Strength 0.7x = 50 Ohms
 375 } ARM_NAND_CAPABILITIES;
 376
 377
 378 /**
 379 \brief Access structure of the NAND Driver.
 380 */
 381 typedef struct _ARM_DRIVER_NAND {
 382   ARM_DRIVER_VERSION    (*GetVersion)     (void);                                                             ///< Pointer to \ref ARM_NAND_GetVersion : Get driver version.
 383   ARM_NAND_CAPABILITIES (*GetCapabilities)(void);                                                             ///< Pointer to \ref ARM_NAND_GetCapabilities : Get driver capabilities.
 384   int32_t               (*Initialize)     (ARM_NAND_SignalEvent_t cb_event);                                  ///< Pointer to \ref ARM_NAND_Initialize : Initialize NAND Interface.
 385   int32_t               (*Uninitialize)   (void);                                                             ///< Pointer to \ref ARM_NAND_Uninitialize : De-initialize NAND Interface.
 386   int32_t               (*PowerControl)   (ARM_POWER_STATE state);                                            ///< Pointer to \ref ARM_NAND_PowerControl : Control NAND Interface Power.
 387   int32_t               (*DevicePower)    (uint32_t voltage);                                                 ///< Pointer to \ref ARM_NAND_DevicePower : Set device power supply voltage.
 388   int32_t               (*WriteProtect)   (uint32_t dev_num, bool enable);                                    ///< Pointer to \ref ARM_NAND_WriteProtect : Control WPn (Write Protect).
 389   int32_t               (*ChipEnable)     (uint32_t dev_num, bool enable);                                    ///< Pointer to \ref ARM_NAND_ChipEnable : Control CEn (Chip Enable).
 390   int32_t               (*GetDeviceBusy)  (uint32_t dev_num);                                                 ///< Pointer to \ref ARM_NAND_GetDeviceBusy : Get Device Busy pin state.
 391   int32_t               (*SendCommand)    (uint32_t dev_num, uint8_t cmd);                                    ///< Pointer to \ref ARM_NAND_SendCommand : Send command to NAND device.
 392   int32_t               (*SendAddress)    (uint32_t dev_num, uint8_t addr);                                   ///< Pointer to \ref ARM_NAND_SendAddress : Send address to NAND device.
 393   int32_t               (*ReadData)       (uint32_t dev_num,       void *data, uint32_t cnt, uint32_t mode);  ///< Pointer to \ref ARM_NAND_ReadData : Read data from NAND device.
 394   int32_t               (*WriteData)      (uint32_t dev_num, const void *data, uint32_t cnt, uint32_t mode);  ///< Pointer to \ref ARM_NAND_WriteData : Write data to NAND device.
 395   int32_t               (*ExecuteSequence)(uint32_t dev_num, uint32_t code, uint32_t cmd,
 396                                            uint32_t addr_col, uint32_t addr_row,
 397                                            void *data, uint32_t data_cnt,
 398                                            uint8_t *status, uint32_t *count);                                 ///< Pointer to \ref ARM_NAND_ExecuteSequence : Execute sequence of operations.
 399   int32_t               (*AbortSequence)  (uint32_t dev_num);                                                 ///< Pointer to \ref ARM_NAND_AbortSequence : Abort sequence execution.
 400   int32_t               (*Control)        (uint32_t dev_num, uint32_t control, uint32_t arg);                 ///< Pointer to \ref ARM_NAND_Control : Control NAND Interface.
 401   ARM_NAND_STATUS       (*GetStatus)      (uint32_t dev_num);                                                 ///< Pointer to \ref ARM_NAND_GetStatus : Get NAND status.
 402   int32_t               (*InquireECC)     ( int32_t index, ARM_NAND_ECC_INFO *info);                          ///< Pointer to \ref ARM_NAND_InquireECC : Inquire about available ECC.
 403 } const ARM_DRIVER_NAND;
 404
 405 #ifdef  __cplusplus
 406 }
 407 #endif
 408
 409 #endif /* DRIVER_NAND_H_ */