begriffs open source - cmsis/blob - CMSIS/Core/Include/core_cm0plus.h

   1 /**************************************************************************//**
   2  * @file     core_cm0plus.h
   3  * @brief    CMSIS Cortex-M0+ Core Peripheral Access Layer Header File
   4  * @version  V5.00
   5  * @date     14. July 2016
   6  ******************************************************************************/
   7 /*
   8  * Copyright (c) 2009-2016 ARM Limited. All rights reserved.
   9  *
  10  * SPDX-License-Identifier: Apache-2.0
  11  *
  12  * Licensed under the Apache License, Version 2.0 (the License); you may
  13  * not use this file except in compliance with the License.
  14  * You may obtain a copy of the License at
  15  *
  16  * http://www.apache.org/licenses/LICENSE-2.0
  17  *
  18  * Unless required by applicable law or agreed to in writing, software
  19  * distributed under the License is distributed on an AS IS BASIS, WITHOUT
  20  * WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
  21  * See the License for the specific language governing permissions and
  22  * limitations under the License.
  23  */
  24
  25 #if   defined ( __ICCARM__ )
  26  #pragma system_include         /* treat file as system include file for MISRA check */
  27 #elif defined (__ARMCC_VERSION) && (__ARMCC_VERSION >= 6010050)
  28   #pragma clang system_header   /* treat file as system include file */
  29 #endif
  30
  31 #ifndef __CORE_CM0PLUS_H_GENERIC
  32 #define __CORE_CM0PLUS_H_GENERIC
  33
  34 #include <stdint.h>
  35
  36 #ifdef __cplusplus
  37  extern "C" {
  38 #endif
  39
  40 /**
  41   \page CMSIS_MISRA_Exceptions  MISRA-C:2004 Compliance Exceptions
  42   CMSIS violates the following MISRA-C:2004 rules:
  43
  44    \li Required Rule 8.5, object/function definition in header file.<br>
  45      Function definitions in header files are used to allow 'inlining'.
  46
  47    \li Required Rule 18.4, declaration of union type or object of union type: '{...}'.<br>
  48      Unions are used for effective representation of core registers.
  49
  50    \li Advisory Rule 19.7, Function-like macro defined.<br>
  51      Function-like macros are used to allow more efficient code.
  52  */
  53
  54
  55 /*******************************************************************************
  56  *                 CMSIS definitions
  57  ******************************************************************************/
  58 /**
  59   \ingroup Cortex-M0+
  60   @{
  61  */
  62
  63 /*  CMSIS CM0+ definitions */
  64 #define __CM0PLUS_CMSIS_VERSION_MAIN ( 5U)                                      /*!< [31:16] CMSIS HAL main version */
  65 #define __CM0PLUS_CMSIS_VERSION_SUB  ( 0U)                                      /*!< [15:0]  CMSIS HAL sub version */
  66 #define __CM0PLUS_CMSIS_VERSION      ((__CM0PLUS_CMSIS_VERSION_MAIN << 16U) | \
  67                                        __CM0PLUS_CMSIS_VERSION_SUB           )  /*!< CMSIS HAL version number */
  68
  69 #define __CORTEX_M                   (0U)                                       /*!< Cortex-M Core */
  70
  71 /* Common defines in core_*.h files
  72   - #define __ASM               Compiler keyword for asm
  73   - #define __INLINE            Compiler keyword for inline
  74   - #define __STATIC_INLINE     Compiler keyword for static inline
  75   - #define __NO_RETURN         function that never returns
  76   - #define __USED              function or variable that is not optimized away
  77   - #define __WEAK              weak function or variable
  78   - #define __UNALIGNED_UINT32  pointer to unaligned uint32_t variable
  79   - #define __ALIGNED(x)        compiler keyword to align a variable
  80  */
  81 #if   defined ( __CC_ARM )                                            /* ARM Compiler 4/5 */
  82   #define __ASM                     __asm
  83   #define __INLINE                  __inline
  84   #define __STATIC_INLINE           static __inline
  85   #define __NO_RETURN               __declspec(noreturn)
  86   #define __USED                    __attribute__((used))
  87   #define __WEAK                    __attribute__((weak))
  88   #define __UNALIGNED_UINT32(x)     (*((__packed uint32_t *)(x)))
  89   #define __ALIGNED(x)              __attribute__((aligned(x)))
  90
  91 #elif defined (__ARMCC_VERSION) && (__ARMCC_VERSION >= 6010050)       /* ARM Compiler 6 */
  92   #define __ASM                     __asm
  93   #define __INLINE                  __inline
  94   #define __STATIC_INLINE           static __inline
  95   #define __NO_RETURN               __attribute__((noreturn))
  96   #define __USED                    __attribute__((used))
  97   #define __WEAK                    __attribute__((weak))
  98   #pragma clang diagnostic push
  99   #pragma clang diagnostic ignored "-Wpacked"
 100   struct __attribute__((packed)) T_UINT32 { uint32_t v; };
 101   #pragma clang diagnostic pop
 102   #define __UNALIGNED_UINT32(x)     (((struct T_UINT32 *)(x))->v)
 103   #define __ALIGNED(x)              __attribute__((aligned(x)))
 104
 105 #elif defined ( __GNUC__ )                                            /* GNU Compiler */
 106   #define __ASM                     __asm
 107   #define __INLINE                  inline
 108   #define __STATIC_INLINE           static inline
 109   #define __NO_RETURN               __attribute__((noreturn))
 110   #define __USED                    __attribute__((used))
 111   #define __WEAK                    __attribute__((weak))
 112   struct __attribute__((packed)) T_UINT32 { uint32_t v; };
 113   #define __UNALIGNED_UINT32(x)     (((struct T_UINT32 *)(x))->v)
 114   #define __ALIGNED(x)              __attribute__((aligned(x)))
 115
 116 #elif defined ( __ICCARM__ )                                          /* IAR Compiler */
 117   #define __ASM                     __asm
 118   #define __INLINE                  inline
 119   #define __STATIC_INLINE           static inline
 120   #define __NO_RETURN               __noreturn
 121   #define __USED
 122   #define __WEAK                    __weak
 123   __packed struct T_UINT32 { uint32_t v; };
 124   #define __UNALIGNED_UINT32(x)     (((struct T_UINT32 *)(x))->v)
 125   #define __ALIGNED(x)
 126
 127 #elif defined ( __TI_ARM__ )                                          /* TI ARM Compiler */
 128   #define __ASM                     __asm
 129   #define __INLINE                  inline
 130   #define __STATIC_INLINE           static inline
 131   #define __NO_RETURN               __attribute__((noreturn))
 132   #define __USED                    __attribute__((used))
 133   #define __WEAK                    __attribute__((weak))
 134   struct __attribute__((packed)) T_UINT32 { uint32_t v; };
 135   #define __UNALIGNED_UINT32(x)     (((struct T_UINT32 *)(x))->v)
 136   #define __ALIGNED(x)
 137
 138 #elif defined ( __TASKING__ )                                         /* TASKING Compiler */
 139   #define __ASM                     __asm
 140   #define __INLINE                  inline
 141   #define __STATIC_INLINE           static inline
 142   #define __NO_RETURN               __attribute__((noreturn))
 143   #define __USED                    __attribute__((used))
 144   #define __WEAK                    __attribute__((weak))
 145   struct __packed__ T_UINT32 { uint32_t v; };
 146   #define __UNALIGNED_UINT32(x)     (((struct T_UINT32 *)(x))->v)
 147   #define __ALIGNED(x)              __align(x)
 148
 149 #elif defined ( __CSMC__ )                                            /* COSMIC Compiler */
 150   #define __packed
 151   #define __ASM                     _asm
 152   #define __INLINE                  inline
 153   #define __STATIC_INLINE           static inline
 154   #define __NO_RETURN
 155   #define __USED
 156   #define __WEAK
 157   #define __UNALIGNED_UINT32(x)     (*x)
 158   #define __ALIGNED(x)
 159
 160 #else
 161   #error Unknown compiler
 162 #endif
 163
 164 /** __FPU_USED indicates whether an FPU is used or not.
 165     This core does not support an FPU at all
 166 */
 167 #define __FPU_USED       0U
 168
 169 #if defined ( __CC_ARM )
 170   #if defined __TARGET_FPU_VFP
 171     #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
 172   #endif
 173
 174 #elif defined (__ARMCC_VERSION) && (__ARMCC_VERSION >= 6010050)
 175   #if defined __ARM_PCS_VFP
 176     #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
 177   #endif
 178
 179 #elif defined ( __GNUC__ )
 180   #if defined (__VFP_FP__) && !defined(__SOFTFP__)
 181     #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
 182   #endif
 183
 184 #elif defined ( __ICCARM__ )
 185   #if defined __ARMVFP__
 186     #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
 187   #endif
 188
 189 #elif defined ( __TI_ARM__ )
 190   #if defined __TI_VFP_SUPPORT__
 191     #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
 192   #endif
 193
 194 #elif defined ( __TASKING__ )
 195   #if defined __FPU_VFP__
 196     #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
 197   #endif
 198
 199 #elif defined ( __CSMC__ )
 200   #if ( __CSMC__ & 0x400U)
 201     #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
 202   #endif
 203
 204 #endif
 205
 206 #include "core_cminstr.h"                /* Core Instruction Access */
 207 #include "core_cmfunc.h"                 /* Core Function Access */
 208
 209 #ifdef __cplusplus
 210 }
 211 #endif
 212
 213 #endif /* __CORE_CM0PLUS_H_GENERIC */
 214
 215 #ifndef __CMSIS_GENERIC
 216
 217 #ifndef __CORE_CM0PLUS_H_DEPENDANT
 218 #define __CORE_CM0PLUS_H_DEPENDANT
 219
 220 #ifdef __cplusplus
 221  extern "C" {
 222 #endif
 223
 224 /* check device defines and use defaults */
 225 #if defined __CHECK_DEVICE_DEFINES
 226   #ifndef __CM0PLUS_REV
 227     #define __CM0PLUS_REV             0x0000U
 228     #warning "__CM0PLUS_REV not defined in device header file; using default!"
 229   #endif
 230
 231   #ifndef __MPU_PRESENT
 232     #define __MPU_PRESENT             0U
 233     #warning "__MPU_PRESENT not defined in device header file; using default!"
 234   #endif
 235
 236   #ifndef __VTOR_PRESENT
 237     #define __VTOR_PRESENT            0U
 238     #warning "__VTOR_PRESENT not defined in device header file; using default!"
 239   #endif
 240
 241   #ifndef __NVIC_PRIO_BITS
 242     #define __NVIC_PRIO_BITS          2U
 243     #warning "__NVIC_PRIO_BITS not defined in device header file; using default!"
 244   #endif
 245
 246   #ifndef __Vendor_SysTickConfig
 247     #define __Vendor_SysTickConfig    0U
 248     #warning "__Vendor_SysTickConfig not defined in device header file; using default!"
 249   #endif
 250 #endif
 251
 252 /* IO definitions (access restrictions to peripheral registers) */
 253 /**
 254     \defgroup CMSIS_glob_defs CMSIS Global Defines
 255
 256     <strong>IO Type Qualifiers</strong> are used
 257     \li to specify the access to peripheral variables.
 258     \li for automatic generation of peripheral register debug information.
 259 */
 260 #ifdef __cplusplus
 261   #define   __I     volatile             /*!< Defines 'read only' permissions */
 262 #else
 263   #define   __I     volatile const       /*!< Defines 'read only' permissions */
 264 #endif
 265 #define     __O     volatile             /*!< Defines 'write only' permissions */
 266 #define     __IO    volatile             /*!< Defines 'read / write' permissions */
 267
 268 /* following defines should be used for structure members */
 269 #define     __IM     volatile const      /*! Defines 'read only' structure member permissions */
 270 #define     __OM     volatile            /*! Defines 'write only' structure member permissions */
 271 #define     __IOM    volatile            /*! Defines 'read / write' structure member permissions */
 272
 273 /*@} end of group Cortex-M0+ */
 274
 275
 276
 277 /*******************************************************************************
 278  *                 Register Abstraction
 279   Core Register contain:
 280   - Core Register
 281   - Core NVIC Register
 282   - Core SCB Register
 283   - Core SysTick Register
 284   - Core MPU Register
 285  ******************************************************************************/
 286 /**
 287   \defgroup CMSIS_core_register Defines and Type Definitions
 288   \brief Type definitions and defines for Cortex-M processor based devices.
 289 */
 290
 291 /**
 292   \ingroup    CMSIS_core_register
 293   \defgroup   CMSIS_CORE  Status and Control Registers
 294   \brief      Core Register type definitions.
 295   @{
 296  */
 297
 298 /**
 299   \brief  Union type to access the Application Program Status Register (APSR).
 300  */
 301 typedef union
 302 {
 303   struct
 304   {
 305     uint32_t _reserved0:28;              /*!< bit:  0..27  Reserved */
 306     uint32_t V:1;                        /*!< bit:     28  Overflow condition code flag */
 307     uint32_t C:1;                        /*!< bit:     29  Carry condition code flag */
 308     uint32_t Z:1;                        /*!< bit:     30  Zero condition code flag */
 309     uint32_t N:1;                        /*!< bit:     31  Negative condition code flag */
 310   } b;                                   /*!< Structure used for bit  access */
 311   uint32_t w;                            /*!< Type      used for word access */
 312 } APSR_Type;
 313
 314 /* APSR Register Definitions */
 315 #define APSR_N_Pos                         31U                                            /*!< APSR: N Position */
 316 #define APSR_N_Msk                         (1UL << APSR_N_Pos)                            /*!< APSR: N Mask */
 317
 318 #define APSR_Z_Pos                         30U                                            /*!< APSR: Z Position */
 319 #define APSR_Z_Msk                         (1UL << APSR_Z_Pos)                            /*!< APSR: Z Mask */
 320
 321 #define APSR_C_Pos                         29U                                            /*!< APSR: C Position */
 322 #define APSR_C_Msk                         (1UL << APSR_C_Pos)                            /*!< APSR: C Mask */
 323
 324 #define APSR_V_Pos                         28U                                            /*!< APSR: V Position */
 325 #define APSR_V_Msk                         (1UL << APSR_V_Pos)                            /*!< APSR: V Mask */
 326
 327
 328 /**
 329   \brief  Union type to access the Interrupt Program Status Register (IPSR).
 330  */
 331 typedef union
 332 {
 333   struct
 334   {
 335     uint32_t ISR:9;                      /*!< bit:  0.. 8  Exception number */
 336     uint32_t _reserved0:23;              /*!< bit:  9..31  Reserved */
 337   } b;                                   /*!< Structure used for bit  access */
 338   uint32_t w;                            /*!< Type      used for word access */
 339 } IPSR_Type;
 340
 341 /* IPSR Register Definitions */
 342 #define IPSR_ISR_Pos                        0U                                            /*!< IPSR: ISR Position */
 343 #define IPSR_ISR_Msk                       (0x1FFUL /*<< IPSR_ISR_Pos*/)                  /*!< IPSR: ISR Mask */
 344
 345
 346 /**
 347   \brief  Union type to access the Special-Purpose Program Status Registers (xPSR).
 348  */
 349 typedef union
 350 {
 351   struct
 352   {
 353     uint32_t ISR:9;                      /*!< bit:  0.. 8  Exception number */
 354     uint32_t _reserved0:15;              /*!< bit:  9..23  Reserved */
 355     uint32_t T:1;                        /*!< bit:     24  Thumb bit        (read 0) */
 356     uint32_t _reserved1:3;               /*!< bit: 25..27  Reserved */
 357     uint32_t V:1;                        /*!< bit:     28  Overflow condition code flag */
 358     uint32_t C:1;                        /*!< bit:     29  Carry condition code flag */
 359     uint32_t Z:1;                        /*!< bit:     30  Zero condition code flag */
 360     uint32_t N:1;                        /*!< bit:     31  Negative condition code flag */
 361   } b;                                   /*!< Structure used for bit  access */
 362   uint32_t w;                            /*!< Type      used for word access */
 363 } xPSR_Type;
 364
 365 /* xPSR Register Definitions */
 366 #define xPSR_N_Pos                         31U                                            /*!< xPSR: N Position */
 367 #define xPSR_N_Msk                         (1UL << xPSR_N_Pos)                            /*!< xPSR: N Mask */
 368
 369 #define xPSR_Z_Pos                         30U                                            /*!< xPSR: Z Position */
 370 #define xPSR_Z_Msk                         (1UL << xPSR_Z_Pos)                            /*!< xPSR: Z Mask */
 371
 372 #define xPSR_C_Pos                         29U                                            /*!< xPSR: C Position */
 373 #define xPSR_C_Msk                         (1UL << xPSR_C_Pos)                            /*!< xPSR: C Mask */
 374
 375 #define xPSR_V_Pos                         28U                                            /*!< xPSR: V Position */
 376 #define xPSR_V_Msk                         (1UL << xPSR_V_Pos)                            /*!< xPSR: V Mask */
 377
 378 #define xPSR_T_Pos                         24U                                            /*!< xPSR: T Position */
 379 #define xPSR_T_Msk                         (1UL << xPSR_T_Pos)                            /*!< xPSR: T Mask */
 380
 381 #define xPSR_ISR_Pos                        0U                                            /*!< xPSR: ISR Position */
 382 #define xPSR_ISR_Msk                       (0x1FFUL /*<< xPSR_ISR_Pos*/)                  /*!< xPSR: ISR Mask */
 383
 384
 385 /**
 386   \brief  Union type to access the Control Registers (CONTROL).
 387  */
 388 typedef union
 389 {
 390   struct
 391   {
 392     uint32_t nPRIV:1;                    /*!< bit:      0  Execution privilege in Thread mode */
 393     uint32_t SPSEL:1;                    /*!< bit:      1  Stack to be used */
 394     uint32_t _reserved1:30;              /*!< bit:  2..31  Reserved */
 395   } b;                                   /*!< Structure used for bit  access */
 396   uint32_t w;                            /*!< Type      used for word access */
 397 } CONTROL_Type;
 398
 399 /* CONTROL Register Definitions */
 400 #define CONTROL_SPSEL_Pos                   1U                                            /*!< CONTROL: SPSEL Position */
 401 #define CONTROL_SPSEL_Msk                  (1UL << CONTROL_SPSEL_Pos)                     /*!< CONTROL: SPSEL Mask */
 402
 403 #define CONTROL_nPRIV_Pos                   0U                                            /*!< CONTROL: nPRIV Position */
 404 #define CONTROL_nPRIV_Msk                  (1UL /*<< CONTROL_nPRIV_Pos*/)                 /*!< CONTROL: nPRIV Mask */
 405
 406 /*@} end of group CMSIS_CORE */
 407
 408
 409 /**
 410   \ingroup    CMSIS_core_register
 411   \defgroup   CMSIS_NVIC  Nested Vectored Interrupt Controller (NVIC)
 412   \brief      Type definitions for the NVIC Registers
 413   @{
 414  */
 415
 416 /**
 417   \brief  Structure type to access the Nested Vectored Interrupt Controller (NVIC).
 418  */
 419 typedef struct
 420 {
 421   __IOM uint32_t ISER[1U];               /*!< Offset: 0x000 (R/W)  Interrupt Set Enable Register */
 422         uint32_t RESERVED0[31U];
 423   __IOM uint32_t ICER[1U];               /*!< Offset: 0x080 (R/W)  Interrupt Clear Enable Register */
 424         uint32_t RSERVED1[31U];
 425   __IOM uint32_t ISPR[1U];               /*!< Offset: 0x100 (R/W)  Interrupt Set Pending Register */
 426         uint32_t RESERVED2[31U];
 427   __IOM uint32_t ICPR[1U];               /*!< Offset: 0x180 (R/W)  Interrupt Clear Pending Register */
 428         uint32_t RESERVED3[31U];
 429         uint32_t RESERVED4[64U];
 430   __IOM uint32_t IP[8U];                 /*!< Offset: 0x300 (R/W)  Interrupt Priority Register */
 431 }  NVIC_Type;
 432
 433 /*@} end of group CMSIS_NVIC */
 434
 435
 436 /**
 437   \ingroup  CMSIS_core_register
 438   \defgroup CMSIS_SCB     System Control Block (SCB)
 439   \brief    Type definitions for the System Control Block Registers
 440   @{
 441  */
 442
 443 /**
 444   \brief  Structure type to access the System Control Block (SCB).
 445  */
 446 typedef struct
 447 {
 448   __IM  uint32_t CPUID;                  /*!< Offset: 0x000 (R/ )  CPUID Base Register */
 449   __IOM uint32_t ICSR;                   /*!< Offset: 0x004 (R/W)  Interrupt Control and State Register */
 450 #if defined (__VTOR_PRESENT) && (__VTOR_PRESENT == 1U)
 451   __IOM uint32_t VTOR;                   /*!< Offset: 0x008 (R/W)  Vector Table Offset Register */
 452 #else
 453         uint32_t RESERVED0;
 454 #endif
 455   __IOM uint32_t AIRCR;                  /*!< Offset: 0x00C (R/W)  Application Interrupt and Reset Control Register */
 456   __IOM uint32_t SCR;                    /*!< Offset: 0x010 (R/W)  System Control Register */
 457   __IOM uint32_t CCR;                    /*!< Offset: 0x014 (R/W)  Configuration Control Register */
 458         uint32_t RESERVED1;
 459   __IOM uint32_t SHP[2U];                /*!< Offset: 0x01C (R/W)  System Handlers Priority Registers. [0] is RESERVED */
 460   __IOM uint32_t SHCSR;                  /*!< Offset: 0x024 (R/W)  System Handler Control and State Register */
 461 } SCB_Type;
 462
 463 /* SCB CPUID Register Definitions */
 464 #define SCB_CPUID_IMPLEMENTER_Pos          24U                                            /*!< SCB CPUID: IMPLEMENTER Position */
 465 #define SCB_CPUID_IMPLEMENTER_Msk          (0xFFUL << SCB_CPUID_IMPLEMENTER_Pos)          /*!< SCB CPUID: IMPLEMENTER Mask */
 466
 467 #define SCB_CPUID_VARIANT_Pos              20U                                            /*!< SCB CPUID: VARIANT Position */
 468 #define SCB_CPUID_VARIANT_Msk              (0xFUL << SCB_CPUID_VARIANT_Pos)               /*!< SCB CPUID: VARIANT Mask */
 469
 470 #define SCB_CPUID_ARCHITECTURE_Pos         16U                                            /*!< SCB CPUID: ARCHITECTURE Position */
 471 #define SCB_CPUID_ARCHITECTURE_Msk         (0xFUL << SCB_CPUID_ARCHITECTURE_Pos)          /*!< SCB CPUID: ARCHITECTURE Mask */
 472
 473 #define SCB_CPUID_PARTNO_Pos                4U                                            /*!< SCB CPUID: PARTNO Position */
 474 #define SCB_CPUID_PARTNO_Msk               (0xFFFUL << SCB_CPUID_PARTNO_Pos)              /*!< SCB CPUID: PARTNO Mask */
 475
 476 #define SCB_CPUID_REVISION_Pos              0U                                            /*!< SCB CPUID: REVISION Position */
 477 #define SCB_CPUID_REVISION_Msk             (0xFUL /*<< SCB_CPUID_REVISION_Pos*/)          /*!< SCB CPUID: REVISION Mask */
 478
 479 /* SCB Interrupt Control State Register Definitions */
 480 #define SCB_ICSR_NMIPENDSET_Pos            31U                                            /*!< SCB ICSR: NMIPENDSET Position */
 481 #define SCB_ICSR_NMIPENDSET_Msk            (1UL << SCB_ICSR_NMIPENDSET_Pos)               /*!< SCB ICSR: NMIPENDSET Mask */
 482
 483 #define SCB_ICSR_PENDSVSET_Pos             28U                                            /*!< SCB ICSR: PENDSVSET Position */
 484 #define SCB_ICSR_PENDSVSET_Msk             (1UL << SCB_ICSR_PENDSVSET_Pos)                /*!< SCB ICSR: PENDSVSET Mask */
 485
 486 #define SCB_ICSR_PENDSVCLR_Pos             27U                                            /*!< SCB ICSR: PENDSVCLR Position */
 487 #define SCB_ICSR_PENDSVCLR_Msk             (1UL << SCB_ICSR_PENDSVCLR_Pos)                /*!< SCB ICSR: PENDSVCLR Mask */
 488
 489 #define SCB_ICSR_PENDSTSET_Pos             26U                                            /*!< SCB ICSR: PENDSTSET Position */
 490 #define SCB_ICSR_PENDSTSET_Msk             (1UL << SCB_ICSR_PENDSTSET_Pos)                /*!< SCB ICSR: PENDSTSET Mask */
 491
 492 #define SCB_ICSR_PENDSTCLR_Pos             25U                                            /*!< SCB ICSR: PENDSTCLR Position */
 493 #define SCB_ICSR_PENDSTCLR_Msk             (1UL << SCB_ICSR_PENDSTCLR_Pos)                /*!< SCB ICSR: PENDSTCLR Mask */
 494
 495 #define SCB_ICSR_ISRPREEMPT_Pos            23U                                            /*!< SCB ICSR: ISRPREEMPT Position */
 496 #define SCB_ICSR_ISRPREEMPT_Msk            (1UL << SCB_ICSR_ISRPREEMPT_Pos)               /*!< SCB ICSR: ISRPREEMPT Mask */
 497
 498 #define SCB_ICSR_ISRPENDING_Pos            22U                                            /*!< SCB ICSR: ISRPENDING Position */
 499 #define SCB_ICSR_ISRPENDING_Msk            (1UL << SCB_ICSR_ISRPENDING_Pos)               /*!< SCB ICSR: ISRPENDING Mask */
 500
 501 #define SCB_ICSR_VECTPENDING_Pos           12U                                            /*!< SCB ICSR: VECTPENDING Position */
 502 #define SCB_ICSR_VECTPENDING_Msk           (0x1FFUL << SCB_ICSR_VECTPENDING_Pos)          /*!< SCB ICSR: VECTPENDING Mask */
 503
 504 #define SCB_ICSR_VECTACTIVE_Pos             0U                                            /*!< SCB ICSR: VECTACTIVE Position */
 505 #define SCB_ICSR_VECTACTIVE_Msk            (0x1FFUL /*<< SCB_ICSR_VECTACTIVE_Pos*/)       /*!< SCB ICSR: VECTACTIVE Mask */
 506
 507 #if defined (__VTOR_PRESENT) && (__VTOR_PRESENT == 1U)
 508 /* SCB Interrupt Control State Register Definitions */
 509 #define SCB_VTOR_TBLOFF_Pos                 8U                                            /*!< SCB VTOR: TBLOFF Position */
 510 #define SCB_VTOR_TBLOFF_Msk                (0xFFFFFFUL << SCB_VTOR_TBLOFF_Pos)            /*!< SCB VTOR: TBLOFF Mask */
 511 #endif
 512
 513 /* SCB Application Interrupt and Reset Control Register Definitions */
 514 #define SCB_AIRCR_VECTKEY_Pos              16U                                            /*!< SCB AIRCR: VECTKEY Position */
 515 #define SCB_AIRCR_VECTKEY_Msk              (0xFFFFUL << SCB_AIRCR_VECTKEY_Pos)            /*!< SCB AIRCR: VECTKEY Mask */
 516
 517 #define SCB_AIRCR_VECTKEYSTAT_Pos          16U                                            /*!< SCB AIRCR: VECTKEYSTAT Position */
 518 #define SCB_AIRCR_VECTKEYSTAT_Msk          (0xFFFFUL << SCB_AIRCR_VECTKEYSTAT_Pos)        /*!< SCB AIRCR: VECTKEYSTAT Mask */
 519
 520 #define SCB_AIRCR_ENDIANESS_Pos            15U                                            /*!< SCB AIRCR: ENDIANESS Position */
 521 #define SCB_AIRCR_ENDIANESS_Msk            (1UL << SCB_AIRCR_ENDIANESS_Pos)               /*!< SCB AIRCR: ENDIANESS Mask */
 522
 523 #define SCB_AIRCR_SYSRESETREQ_Pos           2U                                            /*!< SCB AIRCR: SYSRESETREQ Position */
 524 #define SCB_AIRCR_SYSRESETREQ_Msk          (1UL << SCB_AIRCR_SYSRESETREQ_Pos)             /*!< SCB AIRCR: SYSRESETREQ Mask */
 525
 526 #define SCB_AIRCR_VECTCLRACTIVE_Pos         1U                                            /*!< SCB AIRCR: VECTCLRACTIVE Position */
 527 #define SCB_AIRCR_VECTCLRACTIVE_Msk        (1UL << SCB_AIRCR_VECTCLRACTIVE_Pos)           /*!< SCB AIRCR: VECTCLRACTIVE Mask */
 528
 529 /* SCB System Control Register Definitions */
 530 #define SCB_SCR_SEVONPEND_Pos               4U                                            /*!< SCB SCR: SEVONPEND Position */
 531 #define SCB_SCR_SEVONPEND_Msk              (1UL << SCB_SCR_SEVONPEND_Pos)                 /*!< SCB SCR: SEVONPEND Mask */
 532
 533 #define SCB_SCR_SLEEPDEEP_Pos               2U                                            /*!< SCB SCR: SLEEPDEEP Position */
 534 #define SCB_SCR_SLEEPDEEP_Msk              (1UL << SCB_SCR_SLEEPDEEP_Pos)                 /*!< SCB SCR: SLEEPDEEP Mask */
 535
 536 #define SCB_SCR_SLEEPONEXIT_Pos             1U                                            /*!< SCB SCR: SLEEPONEXIT Position */
 537 #define SCB_SCR_SLEEPONEXIT_Msk            (1UL << SCB_SCR_SLEEPONEXIT_Pos)               /*!< SCB SCR: SLEEPONEXIT Mask */
 538
 539 /* SCB Configuration Control Register Definitions */
 540 #define SCB_CCR_STKALIGN_Pos                9U                                            /*!< SCB CCR: STKALIGN Position */
 541 #define SCB_CCR_STKALIGN_Msk               (1UL << SCB_CCR_STKALIGN_Pos)                  /*!< SCB CCR: STKALIGN Mask */
 542
 543 #define SCB_CCR_UNALIGN_TRP_Pos             3U                                            /*!< SCB CCR: UNALIGN_TRP Position */
 544 #define SCB_CCR_UNALIGN_TRP_Msk            (1UL << SCB_CCR_UNALIGN_TRP_Pos)               /*!< SCB CCR: UNALIGN_TRP Mask */
 545
 546 /* SCB System Handler Control and State Register Definitions */
 547 #define SCB_SHCSR_SVCALLPENDED_Pos         15U                                            /*!< SCB SHCSR: SVCALLPENDED Position */
 548 #define SCB_SHCSR_SVCALLPENDED_Msk         (1UL << SCB_SHCSR_SVCALLPENDED_Pos)            /*!< SCB SHCSR: SVCALLPENDED Mask */
 549
 550 /*@} end of group CMSIS_SCB */
 551
 552
 553 /**
 554   \ingroup  CMSIS_core_register
 555   \defgroup CMSIS_SysTick     System Tick Timer (SysTick)
 556   \brief    Type definitions for the System Timer Registers.
 557   @{
 558  */
 559
 560 /**
 561   \brief  Structure type to access the System Timer (SysTick).
 562  */
 563 typedef struct
 564 {
 565   __IOM uint32_t CTRL;                   /*!< Offset: 0x000 (R/W)  SysTick Control and Status Register */
 566   __IOM uint32_t LOAD;                   /*!< Offset: 0x004 (R/W)  SysTick Reload Value Register */
 567   __IOM uint32_t VAL;                    /*!< Offset: 0x008 (R/W)  SysTick Current Value Register */
 568   __IM  uint32_t CALIB;                  /*!< Offset: 0x00C (R/ )  SysTick Calibration Register */
 569 } SysTick_Type;
 570
 571 /* SysTick Control / Status Register Definitions */
 572 #define SysTick_CTRL_COUNTFLAG_Pos         16U                                            /*!< SysTick CTRL: COUNTFLAG Position */
 573 #define SysTick_CTRL_COUNTFLAG_Msk         (1UL << SysTick_CTRL_COUNTFLAG_Pos)            /*!< SysTick CTRL: COUNTFLAG Mask */
 574
 575 #define SysTick_CTRL_CLKSOURCE_Pos          2U                                            /*!< SysTick CTRL: CLKSOURCE Position */
 576 #define SysTick_CTRL_CLKSOURCE_Msk         (1UL << SysTick_CTRL_CLKSOURCE_Pos)            /*!< SysTick CTRL: CLKSOURCE Mask */
 577
 578 #define SysTick_CTRL_TICKINT_Pos            1U                                            /*!< SysTick CTRL: TICKINT Position */
 579 #define SysTick_CTRL_TICKINT_Msk           (1UL << SysTick_CTRL_TICKINT_Pos)              /*!< SysTick CTRL: TICKINT Mask */
 580
 581 #define SysTick_CTRL_ENABLE_Pos             0U                                            /*!< SysTick CTRL: ENABLE Position */
 582 #define SysTick_CTRL_ENABLE_Msk            (1UL /*<< SysTick_CTRL_ENABLE_Pos*/)           /*!< SysTick CTRL: ENABLE Mask */
 583
 584 /* SysTick Reload Register Definitions */
 585 #define SysTick_LOAD_RELOAD_Pos             0U                                            /*!< SysTick LOAD: RELOAD Position */
 586 #define SysTick_LOAD_RELOAD_Msk            (0xFFFFFFUL /*<< SysTick_LOAD_RELOAD_Pos*/)    /*!< SysTick LOAD: RELOAD Mask */
 587
 588 /* SysTick Current Register Definitions */
 589 #define SysTick_VAL_CURRENT_Pos             0U                                            /*!< SysTick VAL: CURRENT Position */
 590 #define SysTick_VAL_CURRENT_Msk            (0xFFFFFFUL /*<< SysTick_VAL_CURRENT_Pos*/)    /*!< SysTick VAL: CURRENT Mask */
 591
 592 /* SysTick Calibration Register Definitions */
 593 #define SysTick_CALIB_NOREF_Pos            31U                                            /*!< SysTick CALIB: NOREF Position */
 594 #define SysTick_CALIB_NOREF_Msk            (1UL << SysTick_CALIB_NOREF_Pos)               /*!< SysTick CALIB: NOREF Mask */
 595
 596 #define SysTick_CALIB_SKEW_Pos             30U                                            /*!< SysTick CALIB: SKEW Position */
 597 #define SysTick_CALIB_SKEW_Msk             (1UL << SysTick_CALIB_SKEW_Pos)                /*!< SysTick CALIB: SKEW Mask */
 598
 599 #define SysTick_CALIB_TENMS_Pos             0U                                            /*!< SysTick CALIB: TENMS Position */
 600 #define SysTick_CALIB_TENMS_Msk            (0xFFFFFFUL /*<< SysTick_CALIB_TENMS_Pos*/)    /*!< SysTick CALIB: TENMS Mask */
 601
 602 /*@} end of group CMSIS_SysTick */
 603
 604 #if defined (__MPU_PRESENT) && (__MPU_PRESENT == 1U)
 605 /**
 606   \ingroup  CMSIS_core_register
 607   \defgroup CMSIS_MPU     Memory Protection Unit (MPU)
 608   \brief    Type definitions for the Memory Protection Unit (MPU)
 609   @{
 610  */
 611
 612 /**
 613   \brief  Structure type to access the Memory Protection Unit (MPU).
 614  */
 615 typedef struct
 616 {
 617   __IM  uint32_t TYPE;                   /*!< Offset: 0x000 (R/ )  MPU Type Register */
 618   __IOM uint32_t CTRL;                   /*!< Offset: 0x004 (R/W)  MPU Control Register */
 619   __IOM uint32_t RNR;                    /*!< Offset: 0x008 (R/W)  MPU Region RNRber Register */
 620   __IOM uint32_t RBAR;                   /*!< Offset: 0x00C (R/W)  MPU Region Base Address Register */
 621   __IOM uint32_t RASR;                   /*!< Offset: 0x010 (R/W)  MPU Region Attribute and Size Register */
 622 } MPU_Type;
 623
 624 /* MPU Type Register Definitions */
 625 #define MPU_TYPE_IREGION_Pos               16U                                            /*!< MPU TYPE: IREGION Position */
 626 #define MPU_TYPE_IREGION_Msk               (0xFFUL << MPU_TYPE_IREGION_Pos)               /*!< MPU TYPE: IREGION Mask */
 627
 628 #define MPU_TYPE_DREGION_Pos                8U                                            /*!< MPU TYPE: DREGION Position */
 629 #define MPU_TYPE_DREGION_Msk               (0xFFUL << MPU_TYPE_DREGION_Pos)               /*!< MPU TYPE: DREGION Mask */
 630
 631 #define MPU_TYPE_SEPARATE_Pos               0U                                            /*!< MPU TYPE: SEPARATE Position */
 632 #define MPU_TYPE_SEPARATE_Msk              (1UL /*<< MPU_TYPE_SEPARATE_Pos*/)             /*!< MPU TYPE: SEPARATE Mask */
 633
 634 /* MPU Control Register Definitions */
 635 #define MPU_CTRL_PRIVDEFENA_Pos             2U                                            /*!< MPU CTRL: PRIVDEFENA Position */
 636 #define MPU_CTRL_PRIVDEFENA_Msk            (1UL << MPU_CTRL_PRIVDEFENA_Pos)               /*!< MPU CTRL: PRIVDEFENA Mask */
 637
 638 #define MPU_CTRL_HFNMIENA_Pos               1U                                            /*!< MPU CTRL: HFNMIENA Position */
 639 #define MPU_CTRL_HFNMIENA_Msk              (1UL << MPU_CTRL_HFNMIENA_Pos)                 /*!< MPU CTRL: HFNMIENA Mask */
 640
 641 #define MPU_CTRL_ENABLE_Pos                 0U                                            /*!< MPU CTRL: ENABLE Position */
 642 #define MPU_CTRL_ENABLE_Msk                (1UL /*<< MPU_CTRL_ENABLE_Pos*/)               /*!< MPU CTRL: ENABLE Mask */
 643
 644 /* MPU Region Number Register Definitions */
 645 #define MPU_RNR_REGION_Pos                  0U                                            /*!< MPU RNR: REGION Position */
 646 #define MPU_RNR_REGION_Msk                 (0xFFUL /*<< MPU_RNR_REGION_Pos*/)             /*!< MPU RNR: REGION Mask */
 647
 648 /* MPU Region Base Address Register Definitions */
 649 #define MPU_RBAR_ADDR_Pos                   8U                                            /*!< MPU RBAR: ADDR Position */
 650 #define MPU_RBAR_ADDR_Msk                  (0xFFFFFFUL << MPU_RBAR_ADDR_Pos)              /*!< MPU RBAR: ADDR Mask */
 651
 652 #define MPU_RBAR_VALID_Pos                  4U                                            /*!< MPU RBAR: VALID Position */
 653 #define MPU_RBAR_VALID_Msk                 (1UL << MPU_RBAR_VALID_Pos)                    /*!< MPU RBAR: VALID Mask */
 654
 655 #define MPU_RBAR_REGION_Pos                 0U                                            /*!< MPU RBAR: REGION Position */
 656 #define MPU_RBAR_REGION_Msk                (0xFUL /*<< MPU_RBAR_REGION_Pos*/)             /*!< MPU RBAR: REGION Mask */
 657
 658 /* MPU Region Attribute and Size Register Definitions */
 659 #define MPU_RASR_ATTRS_Pos                 16U                                            /*!< MPU RASR: MPU Region Attribute field Position */
 660 #define MPU_RASR_ATTRS_Msk                 (0xFFFFUL << MPU_RASR_ATTRS_Pos)               /*!< MPU RASR: MPU Region Attribute field Mask */
 661
 662 #define MPU_RASR_XN_Pos                    28U                                            /*!< MPU RASR: ATTRS.XN Position */
 663 #define MPU_RASR_XN_Msk                    (1UL << MPU_RASR_XN_Pos)                       /*!< MPU RASR: ATTRS.XN Mask */
 664
 665 #define MPU_RASR_AP_Pos                    24U                                            /*!< MPU RASR: ATTRS.AP Position */
 666 #define MPU_RASR_AP_Msk                    (0x7UL << MPU_RASR_AP_Pos)                     /*!< MPU RASR: ATTRS.AP Mask */
 667
 668 #define MPU_RASR_TEX_Pos                   19U                                            /*!< MPU RASR: ATTRS.TEX Position */
 669 #define MPU_RASR_TEX_Msk                   (0x7UL << MPU_RASR_TEX_Pos)                    /*!< MPU RASR: ATTRS.TEX Mask */
 670
 671 #define MPU_RASR_S_Pos                     18U                                            /*!< MPU RASR: ATTRS.S Position */
 672 #define MPU_RASR_S_Msk                     (1UL << MPU_RASR_S_Pos)                        /*!< MPU RASR: ATTRS.S Mask */
 673
 674 #define MPU_RASR_C_Pos                     17U                                            /*!< MPU RASR: ATTRS.C Position */
 675 #define MPU_RASR_C_Msk                     (1UL << MPU_RASR_C_Pos)                        /*!< MPU RASR: ATTRS.C Mask */
 676
 677 #define MPU_RASR_B_Pos                     16U                                            /*!< MPU RASR: ATTRS.B Position */
 678 #define MPU_RASR_B_Msk                     (1UL << MPU_RASR_B_Pos)                        /*!< MPU RASR: ATTRS.B Mask */
 679
 680 #define MPU_RASR_SRD_Pos                    8U                                            /*!< MPU RASR: Sub-Region Disable Position */
 681 #define MPU_RASR_SRD_Msk                   (0xFFUL << MPU_RASR_SRD_Pos)                   /*!< MPU RASR: Sub-Region Disable Mask */
 682
 683 #define MPU_RASR_SIZE_Pos                   1U                                            /*!< MPU RASR: Region Size Field Position */
 684 #define MPU_RASR_SIZE_Msk                  (0x1FUL << MPU_RASR_SIZE_Pos)                  /*!< MPU RASR: Region Size Field Mask */
 685
 686 #define MPU_RASR_ENABLE_Pos                 0U                                            /*!< MPU RASR: Region enable bit Position */
 687 #define MPU_RASR_ENABLE_Msk                (1UL /*<< MPU_RASR_ENABLE_Pos*/)               /*!< MPU RASR: Region enable bit Disable Mask */
 688
 689 /*@} end of group CMSIS_MPU */
 690 #endif
 691
 692
 693 /**
 694   \ingroup  CMSIS_core_register
 695   \defgroup CMSIS_CoreDebug       Core Debug Registers (CoreDebug)
 696   \brief    Cortex-M0+ Core Debug Registers (DCB registers, SHCSR, and DFSR) are only accessible over DAP and not via processor.
 697             Therefore they are not covered by the Cortex-M0+ header file.
 698   @{
 699  */
 700 /*@} end of group CMSIS_CoreDebug */
 701
 702
 703 /**
 704   \ingroup    CMSIS_core_register
 705   \defgroup   CMSIS_core_bitfield     Core register bit field macros
 706   \brief      Macros for use with bit field definitions (xxx_Pos, xxx_Msk).
 707   @{
 708  */
 709
 710 /**
 711   \brief   Mask and shift a bit field value for use in a register bit range.
 712   \param[in] field  Name of the register bit field.
 713   \param[in] value  Value of the bit field. This parameter is interpreted as an uint32_t type.
 714   \return           Masked and shifted value.
 715 */
 716 #define _VAL2FLD(field, value)    (((uint32_t)(value) << field ## _Pos) & field ## _Msk)
 717
 718 /**
 719   \brief     Mask and shift a register value to extract a bit filed value.
 720   \param[in] field  Name of the register bit field.
 721   \param[in] value  Value of register. This parameter is interpreted as an uint32_t type.
 722   \return           Masked and shifted bit field value.
 723 */
 724 #define _FLD2VAL(field, value)    (((uint32_t)(value) & field ## _Msk) >> field ## _Pos)
 725
 726 /*@} end of group CMSIS_core_bitfield */
 727
 728
 729 /**
 730   \ingroup    CMSIS_core_register
 731   \defgroup   CMSIS_core_base     Core Definitions
 732   \brief      Definitions for base addresses, unions, and structures.
 733   @{
 734  */
 735
 736 /* Memory mapping of Cortex-M0+ Hardware */
 737 #define SCS_BASE            (0xE000E000UL)                            /*!< System Control Space Base Address */
 738 #define SysTick_BASE        (SCS_BASE +  0x0010UL)                    /*!< SysTick Base Address */
 739 #define NVIC_BASE           (SCS_BASE +  0x0100UL)                    /*!< NVIC Base Address */
 740 #define SCB_BASE            (SCS_BASE +  0x0D00UL)                    /*!< System Control Block Base Address */
 741
 742 #define SCB                 ((SCB_Type       *)     SCB_BASE      )   /*!< SCB configuration struct */
 743 #define SysTick             ((SysTick_Type   *)     SysTick_BASE  )   /*!< SysTick configuration struct */
 744 #define NVIC                ((NVIC_Type      *)     NVIC_BASE     )   /*!< NVIC configuration struct */
 745
 746 #if defined (__MPU_PRESENT) && (__MPU_PRESENT == 1U)
 747   #define MPU_BASE          (SCS_BASE +  0x0D90UL)                    /*!< Memory Protection Unit */
 748   #define MPU               ((MPU_Type       *)     MPU_BASE      )   /*!< Memory Protection Unit */
 749 #endif
 750
 751 /*@} */
 752
 753
 754
 755 /*******************************************************************************
 756  *                Hardware Abstraction Layer
 757   Core Function Interface contains:
 758   - Core NVIC Functions
 759   - Core SysTick Functions
 760   - Core Register Access Functions
 761  ******************************************************************************/
 762 /**
 763   \defgroup CMSIS_Core_FunctionInterface Functions and Instructions Reference
 764 */
 765
 766
 767
 768 /* ##########################   NVIC functions  #################################### */
 769 /**
 770   \ingroup  CMSIS_Core_FunctionInterface
 771   \defgroup CMSIS_Core_NVICFunctions NVIC Functions
 772   \brief    Functions that manage interrupts and exceptions via the NVIC.
 773   @{
 774  */
 775
 776 /* Interrupt Priorities are WORD accessible only under ARMv6M                   */
 777 /* The following MACROS handle generation of the register offset and byte masks */
 778 #define _BIT_SHIFT(IRQn)         (  ((((uint32_t)(int32_t)(IRQn))         )      &  0x03UL) * 8UL)
 779 #define _SHP_IDX(IRQn)           ( (((((uint32_t)(int32_t)(IRQn)) & 0x0FUL)-8UL) >>    2UL)      )
 780 #define _IP_IDX(IRQn)            (   (((uint32_t)(int32_t)(IRQn))                >>    2UL)      )
 781
 782
 783 /**
 784   \brief   Enable Interrupt
 785   \details Enables a device specific interrupt in the NVIC interrupt controller.
 786   \param [in]      IRQn  Device specific interrupt number.
 787   \note    IRQn must not be negative.
 788  */
 789 __STATIC_INLINE void NVIC_EnableIRQ(IRQn_Type IRQn)
 790 {
 791   if ((int32_t)(IRQn) >= 0)
 792   {
 793     NVIC->ISER[0U] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));
 794   }
 795 }
 796
 797
 798 /**
 799   \brief   Get Interrupt Enable status
 800   \details Returns a device specific interrupt enable status from the NVIC interrupt controller.
 801   \param [in]      IRQn  Device specific interrupt number.
 802   \return             0  Interrupt is not enabled.
 803   \return             1  Interrupt is enabled.
 804   \note    IRQn must not be negative.
 805  */
 806 __STATIC_INLINE uint32_t NVIC_GetEnableIRQ(IRQn_Type IRQn)
 807 {
 808   if ((int32_t)(IRQn) >= 0)
 809   {
 810     return((uint32_t)(((NVIC->ISER[0U] & (1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL))) != 0UL) ? 1UL : 0UL));
 811   }
 812   else
 813   {
 814     return(0U);
 815   }
 816 }
 817
 818
 819 /**
 820   \brief   Disable Interrupt
 821   \details Disables a device specific interrupt in the NVIC interrupt controller.
 822   \param [in]      IRQn  Device specific interrupt number.
 823   \note    IRQn must not be negative.
 824  */
 825 __STATIC_INLINE void NVIC_DisableIRQ(IRQn_Type IRQn)
 826 {
 827   if ((int32_t)(IRQn) >= 0)
 828   {
 829     NVIC->ICER[0U] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));
 830   }
 831 }
 832
 833
 834 /**
 835   \brief   Get Pending Interrupt
 836   \details Reads the NVIC pending register and returns the pending bit for the specified device specific interrupt.
 837   \param [in]      IRQn  Device specific interrupt number.
 838   \return             0  Interrupt status is not pending.
 839   \return             1  Interrupt status is pending.
 840   \note    IRQn must not be negative.
 841  */
 842 __STATIC_INLINE uint32_t NVIC_GetPendingIRQ(IRQn_Type IRQn)
 843 {
 844   if ((int32_t)(IRQn) >= 0)
 845   {
 846     return((uint32_t)(((NVIC->ISPR[0U] & (1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL))) != 0UL) ? 1UL : 0UL));
 847   }
 848   else
 849   {
 850     return(0U);
 851   }
 852 }
 853
 854
 855 /**
 856   \brief   Set Pending Interrupt
 857   \details Sets the pending bit of a device specific interrupt in the NVIC pending register.
 858   \param [in]      IRQn  Device specific interrupt number.
 859   \note    IRQn must not be negative.
 860  */
 861 __STATIC_INLINE void NVIC_SetPendingIRQ(IRQn_Type IRQn)
 862 {
 863   if ((int32_t)(IRQn) >= 0)
 864   {
 865     NVIC->ISPR[0U] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));
 866   }
 867 }
 868
 869
 870 /**
 871   \brief   Clear Pending Interrupt
 872   \details Clears the pending bit of a device specific interrupt in the NVIC pending register.
 873   \param [in]      IRQn  Device specific interrupt number.
 874   \note    IRQn must not be negative.
 875  */
 876 __STATIC_INLINE void NVIC_ClearPendingIRQ(IRQn_Type IRQn)
 877 {
 878   if ((int32_t)(IRQn) >= 0)
 879   {
 880     NVIC->ICPR[0U] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));
 881   }
 882 }
 883
 884
 885 /**
 886   \brief   Set Interrupt Priority
 887   \details Sets the priority of a device specific interrupt or a processor exception.
 888            The interrupt number can be positive to specify a device specific interrupt,
 889            or negative to specify a processor exception.
 890   \param [in]      IRQn  Interrupt number.
 891   \param [in]  priority  Priority to set.
 892   \note    The priority cannot be set for every processor exception.
 893  */
 894 __STATIC_INLINE void NVIC_SetPriority(IRQn_Type IRQn, uint32_t priority)
 895 {
 896   if ((int32_t)(IRQn) >= 0)
 897   {
 898     NVIC->IP[_IP_IDX(IRQn)]  = ((uint32_t)(NVIC->IP[_IP_IDX(IRQn)]  & ~(0xFFUL << _BIT_SHIFT(IRQn))) |
 899        (((priority << (8U - __NVIC_PRIO_BITS)) & (uint32_t)0xFFUL) << _BIT_SHIFT(IRQn)));
 900   }
 901   else
 902   {
 903     SCB->SHP[_SHP_IDX(IRQn)] = ((uint32_t)(SCB->SHP[_SHP_IDX(IRQn)] & ~(0xFFUL << _BIT_SHIFT(IRQn))) |
 904        (((priority << (8U - __NVIC_PRIO_BITS)) & (uint32_t)0xFFUL) << _BIT_SHIFT(IRQn)));
 905   }
 906 }
 907
 908
 909 /**
 910   \brief   Get Interrupt Priority
 911   \details Reads the priority of a device specific interrupt or a processor exception.
 912            The interrupt number can be positive to specify a device specific interrupt,
 913            or negative to specify a processor exception.
 914   \param [in]   IRQn  Interrupt number.
 915   \return             Interrupt Priority.
 916                       Value is aligned automatically to the implemented priority bits of the microcontroller.
 917  */
 918 __STATIC_INLINE uint32_t NVIC_GetPriority(IRQn_Type IRQn)
 919 {
 920
 921   if ((int32_t)(IRQn) >= 0)
 922   {
 923     return((uint32_t)(((NVIC->IP[ _IP_IDX(IRQn)] >> _BIT_SHIFT(IRQn) ) & (uint32_t)0xFFUL) >> (8U - __NVIC_PRIO_BITS)));
 924   }
 925   else
 926   {
 927     return((uint32_t)(((SCB->SHP[_SHP_IDX(IRQn)] >> _BIT_SHIFT(IRQn) ) & (uint32_t)0xFFUL) >> (8U - __NVIC_PRIO_BITS)));
 928   }
 929 }
 930
 931
 932 /**
 933   \brief   System Reset
 934   \details Initiates a system reset request to reset the MCU.
 935  */
 936 __STATIC_INLINE void NVIC_SystemReset(void)
 937 {
 938   __DSB();                                                          /* Ensure all outstanding memory accesses included
 939                                                                        buffered write are completed before reset */
 940   SCB->AIRCR  = ((0x5FAUL << SCB_AIRCR_VECTKEY_Pos) |
 941                  SCB_AIRCR_SYSRESETREQ_Msk);
 942   __DSB();                                                          /* Ensure completion of memory access */
 943
 944   for(;;)                                                           /* wait until reset */
 945   {
 946     __NOP();
 947   }
 948 }
 949
 950 /*@} end of CMSIS_Core_NVICFunctions */
 951
 952
 953 /* ##########################  FPU functions  #################################### */
 954 /**
 955   \ingroup  CMSIS_Core_FunctionInterface
 956   \defgroup CMSIS_Core_FpuFunctions FPU Functions
 957   \brief    Function that provides FPU type.
 958   @{
 959  */
 960
 961 /**
 962   \brief   get FPU type
 963   \details returns the FPU type
 964   \returns
 965    - \b  0: No FPU
 966    - \b  1: Single precision FPU
 967    - \b  2: Double + Single precision FPU
 968  */
 969 __STATIC_INLINE uint32_t SCB_GetFPUType(void)
 970 {
 971     return 0U;           /* No FPU */
 972 }
 973
 974
 975 /*@} end of CMSIS_Core_FpuFunctions */
 976
 977
 978
 979 /* ##################################    SysTick function  ############################################ */
 980 /**
 981   \ingroup  CMSIS_Core_FunctionInterface
 982   \defgroup CMSIS_Core_SysTickFunctions SysTick Functions
 983   \brief    Functions that configure the System.
 984   @{
 985  */
 986
 987 #if defined (__Vendor_SysTickConfig) && (__Vendor_SysTickConfig == 0U)
 988
 989 /**
 990   \brief   System Tick Configuration
 991   \details Initializes the System Timer and its interrupt, and starts the System Tick Timer.
 992            Counter is in free running mode to generate periodic interrupts.
 993   \param [in]  ticks  Number of ticks between two interrupts.
 994   \return          0  Function succeeded.
 995   \return          1  Function failed.
 996   \note    When the variable <b>__Vendor_SysTickConfig</b> is set to 1, then the
 997            function <b>SysTick_Config</b> is not included. In this case, the file <b><i>device</i>.h</b>
 998            must contain a vendor-specific implementation of this function.
 999  */
1000 __STATIC_INLINE uint32_t SysTick_Config(uint32_t ticks)
1001 {
1002   if ((ticks - 1UL) > SysTick_LOAD_RELOAD_Msk)
1003   {
1004     return (1UL);                                                   /* Reload value impossible */
1005   }
1006
1007   SysTick->LOAD  = (uint32_t)(ticks - 1UL);                         /* set reload register */
1008   NVIC_SetPriority (SysTick_IRQn, (1UL << __NVIC_PRIO_BITS) - 1UL); /* set Priority for Systick Interrupt */
1009   SysTick->VAL   = 0UL;                                             /* Load the SysTick Counter Value */
1010   SysTick->CTRL  = SysTick_CTRL_CLKSOURCE_Msk |
1011                    SysTick_CTRL_TICKINT_Msk   |
1012                    SysTick_CTRL_ENABLE_Msk;                         /* Enable SysTick IRQ and SysTick Timer */
1013   return (0UL);                                                     /* Function successful */
1014 }
1015
1016 #endif
1017
1018 /*@} end of CMSIS_Core_SysTickFunctions */
1019
1020
1021
1022
1023 #ifdef __cplusplus
1024 }
1025 #endif
1026
1027 #endif /* __CORE_CM0PLUS_H_DEPENDANT */
1028
1029 #endif /* __CMSIS_GENERIC */