begriffs open source - cmsis/blob - CMSIS/Core/Include/core_cm4.h

   1 /**************************************************************************//**
   2  * @file     core_cm4.h
   3  * @brief    CMSIS Cortex-M4 Core Peripheral Access Layer Header File
   4  * @version  V5.00
   5  * @date     14. July 2016
   6  ******************************************************************************/
   7 /*
   8  * Copyright (c) 2009-2016 ARM Limited. All rights reserved.
   9  *
  10  * SPDX-License-Identifier: Apache-2.0
  11  *
  12  * Licensed under the Apache License, Version 2.0 (the License); you may
  13  * not use this file except in compliance with the License.
  14  * You may obtain a copy of the License at
  15  *
  16  * http://www.apache.org/licenses/LICENSE-2.0
  17  *
  18  * Unless required by applicable law or agreed to in writing, software
  19  * distributed under the License is distributed on an AS IS BASIS, WITHOUT
  20  * WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
  21  * See the License for the specific language governing permissions and
  22  * limitations under the License.
  23  */
  24
  25 #if   defined ( __ICCARM__ )
  26  #pragma system_include         /* treat file as system include file for MISRA check */
  27 #elif defined (__ARMCC_VERSION) && (__ARMCC_VERSION >= 6010050)
  28   #pragma clang system_header   /* treat file as system include file */
  29 #endif
  30
  31 #ifndef __CORE_CM4_H_GENERIC
  32 #define __CORE_CM4_H_GENERIC
  33
  34 #include <stdint.h>
  35
  36 #ifdef __cplusplus
  37  extern "C" {
  38 #endif
  39
  40 /**
  41   \page CMSIS_MISRA_Exceptions  MISRA-C:2004 Compliance Exceptions
  42   CMSIS violates the following MISRA-C:2004 rules:
  43
  44    \li Required Rule 8.5, object/function definition in header file.<br>
  45      Function definitions in header files are used to allow 'inlining'.
  46
  47    \li Required Rule 18.4, declaration of union type or object of union type: '{...}'.<br>
  48      Unions are used for effective representation of core registers.
  49
  50    \li Advisory Rule 19.7, Function-like macro defined.<br>
  51      Function-like macros are used to allow more efficient code.
  52  */
  53
  54
  55 /*******************************************************************************
  56  *                 CMSIS definitions
  57  ******************************************************************************/
  58 /**
  59   \ingroup Cortex_M4
  60   @{
  61  */
  62
  63 /*  CMSIS CM4 definitions */
  64 #define __CM4_CMSIS_VERSION_MAIN  ( 5U)                                  /*!< [31:16] CMSIS HAL main version */
  65 #define __CM4_CMSIS_VERSION_SUB   ( 0U)                                  /*!< [15:0]  CMSIS HAL sub version */
  66 #define __CM4_CMSIS_VERSION       ((__CM4_CMSIS_VERSION_MAIN << 16U) | \
  67                                     __CM4_CMSIS_VERSION_SUB           )  /*!< CMSIS HAL version number */
  68
  69 #define __CORTEX_M                (4U)                                   /*!< Cortex-M Core */
  70
  71 /* Common defines in core_*.h files
  72   - #define __ASM               Compiler keyword for asm
  73   - #define __INLINE            Compiler keyword for inline
  74   - #define __STATIC_INLINE     Compiler keyword for static inline
  75   - #define __NO_RETURN         function that never returns
  76   - #define __USED              function or variable that is not optimized away
  77   - #define __WEAK              weak function or variable
  78   - #define __UNALIGNED_UINT32  pointer to unaligned uint32_t variable
  79   - #define __ALIGNED(x)        compiler keyword to align a variable
  80  */
  81 #if   defined ( __CC_ARM )                                            /* ARM Compiler 4/5 */
  82   #define __ASM                     __asm
  83   #define __INLINE                  __inline
  84   #define __STATIC_INLINE           static __inline
  85   #define __NO_RETURN               __declspec(noreturn)
  86   #define __USED                    __attribute__((used))
  87   #define __WEAK                    __attribute__((weak))
  88   #define __UNALIGNED_UINT32(x)     (*((__packed uint32_t *)(x)))
  89   #define __ALIGNED(x)              __attribute__((aligned(x)))
  90
  91 #elif defined (__ARMCC_VERSION) && (__ARMCC_VERSION >= 6010050)       /* ARM Compiler 6 */
  92   #define __ASM                     __asm
  93   #define __INLINE                  __inline
  94   #define __STATIC_INLINE           static __inline
  95   #define __NO_RETURN               __attribute__((noreturn))
  96   #define __USED                    __attribute__((used))
  97   #define __WEAK                    __attribute__((weak))
  98   #pragma clang diagnostic push
  99   #pragma clang diagnostic ignored "-Wpacked"
 100   struct __attribute__((packed)) T_UINT32 { uint32_t v; };
 101   #pragma clang diagnostic pop
 102   #define __UNALIGNED_UINT32(x)     (((struct T_UINT32 *)(x))->v)
 103   #define __ALIGNED(x)              __attribute__((aligned(x)))
 104
 105 #elif defined ( __GNUC__ )                                            /* GNU Compiler */
 106   #define __ASM                     __asm
 107   #define __INLINE                  inline
 108   #define __STATIC_INLINE           static inline
 109   #define __NO_RETURN               __attribute__((noreturn))
 110   #define __USED                    __attribute__((used))
 111   #define __WEAK                    __attribute__((weak))
 112   struct __attribute__((packed)) T_UINT32 { uint32_t v; };
 113   #define __UNALIGNED_UINT32(x)     (((struct T_UINT32 *)(x))->v)
 114   #define __ALIGNED(x)              __attribute__((aligned(x)))
 115
 116 #elif defined ( __ICCARM__ )                                          /* IAR Compiler */
 117   #define __ASM                     __asm
 118   #define __INLINE                  inline
 119   #define __STATIC_INLINE           static inline
 120   #define __NO_RETURN               __noreturn
 121   #define __USED
 122   #define __WEAK                    __weak
 123   __packed struct T_UINT32 { uint32_t v; };
 124   #define __UNALIGNED_UINT32(x)     (((struct T_UINT32 *)(x))->v)
 125   #define __ALIGNED(x)
 126
 127 #elif defined ( __TI_ARM__ )                                          /* TI ARM Compiler */
 128   #define __ASM                     __asm
 129   #define __INLINE                  inline
 130   #define __STATIC_INLINE           static inline
 131   #define __NO_RETURN               __attribute__((noreturn))
 132   #define __USED                    __attribute__((used))
 133   #define __WEAK                    __attribute__((weak))
 134   struct __attribute__((packed)) T_UINT32 { uint32_t v; };
 135   #define __UNALIGNED_UINT32(x)     (((struct T_UINT32 *)(x))->v)
 136   #define __ALIGNED(x)
 137
 138 #elif defined ( __TASKING__ )                                         /* TASKING Compiler */
 139   #define __ASM                     __asm
 140   #define __INLINE                  inline
 141   #define __STATIC_INLINE           static inline
 142   #define __NO_RETURN               __attribute__((noreturn))
 143   #define __USED                    __attribute__((used))
 144   #define __WEAK                    __attribute__((weak))
 145   struct __packed__ T_UINT32 { uint32_t v; };
 146   #define __UNALIGNED_UINT32(x)     (((struct T_UINT32 *)(x))->v)
 147   #define __ALIGNED(x)              __align(x)
 148
 149 #elif defined ( __CSMC__ )                                            /* COSMIC Compiler */
 150   #define __packed
 151   #define __ASM                     _asm
 152   #define __INLINE                  inline
 153   #define __STATIC_INLINE           static inline
 154   #define __NO_RETURN
 155   #define __USED
 156   #define __WEAK
 157   #define __UNALIGNED_UINT32(x)     (*x)
 158   #define __ALIGNED(x)
 159
 160 #else
 161   #error Unknown compiler
 162 #endif
 163
 164 /** __FPU_USED indicates whether an FPU is used or not.
 165     For this, __FPU_PRESENT has to be checked prior to making use of FPU specific registers and functions.
 166 */
 167 #if defined ( __CC_ARM )
 168   #if defined __TARGET_FPU_VFP
 169     #if defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)
 170       #define __FPU_USED       1U
 171     #else
 172       #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
 173       #define __FPU_USED       0U
 174     #endif
 175   #else
 176     #define __FPU_USED         0U
 177   #endif
 178
 179 #elif defined (__ARMCC_VERSION) && (__ARMCC_VERSION >= 6010050)
 180   #if defined __ARM_PCS_VFP
 181     #if defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)
 182       #define __FPU_USED       1U
 183     #else
 184       #warning "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
 185       #define __FPU_USED       0U
 186     #endif
 187   #else
 188     #define __FPU_USED         0U
 189   #endif
 190
 191 #elif defined ( __GNUC__ )
 192   #if defined (__VFP_FP__) && !defined(__SOFTFP__)
 193     #if defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)
 194       #define __FPU_USED       1U
 195     #else
 196       #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
 197       #define __FPU_USED       0U
 198     #endif
 199   #else
 200     #define __FPU_USED         0U
 201   #endif
 202
 203 #elif defined ( __ICCARM__ )
 204   #if defined __ARMVFP__
 205     #if defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)
 206       #define __FPU_USED       1U
 207     #else
 208       #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
 209       #define __FPU_USED       0U
 210     #endif
 211   #else
 212     #define __FPU_USED         0U
 213   #endif
 214
 215 #elif defined ( __TI_ARM__ )
 216   #if defined __TI_VFP_SUPPORT__
 217     #if defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)
 218       #define __FPU_USED       1U
 219     #else
 220       #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
 221       #define __FPU_USED       0U
 222     #endif
 223   #else
 224     #define __FPU_USED         0U
 225   #endif
 226
 227 #elif defined ( __TASKING__ )
 228   #if defined __FPU_VFP__
 229     #if defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)
 230       #define __FPU_USED       1U
 231     #else
 232       #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
 233       #define __FPU_USED       0U
 234     #endif
 235   #else
 236     #define __FPU_USED         0U
 237   #endif
 238
 239 #elif defined ( __CSMC__ )
 240   #if ( __CSMC__ & 0x400U)
 241     #if defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)
 242       #define __FPU_USED       1U
 243     #else
 244       #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
 245       #define __FPU_USED       0U
 246     #endif
 247   #else
 248     #define __FPU_USED         0U
 249   #endif
 250
 251 #endif
 252
 253 #include "core_cminstr.h"                /* Core Instruction Access */
 254 #include "core_cmfunc.h"                 /* Core Function Access */
 255 #include "core_cmsimd.h"                 /* Compiler specific SIMD Intrinsics */
 256
 257 #ifdef __cplusplus
 258 }
 259 #endif
 260
 261 #endif /* __CORE_CM4_H_GENERIC */
 262
 263 #ifndef __CMSIS_GENERIC
 264
 265 #ifndef __CORE_CM4_H_DEPENDANT
 266 #define __CORE_CM4_H_DEPENDANT
 267
 268 #ifdef __cplusplus
 269  extern "C" {
 270 #endif
 271
 272 /* check device defines and use defaults */
 273 #if defined __CHECK_DEVICE_DEFINES
 274   #ifndef __CM4_REV
 275     #define __CM4_REV               0x0000U
 276     #warning "__CM4_REV not defined in device header file; using default!"
 277   #endif
 278
 279   #ifndef __FPU_PRESENT
 280     #define __FPU_PRESENT             0U
 281     #warning "__FPU_PRESENT not defined in device header file; using default!"
 282   #endif
 283
 284   #ifndef __MPU_PRESENT
 285     #define __MPU_PRESENT             0U
 286     #warning "__MPU_PRESENT not defined in device header file; using default!"
 287   #endif
 288
 289   #ifndef __NVIC_PRIO_BITS
 290     #define __NVIC_PRIO_BITS          3U
 291     #warning "__NVIC_PRIO_BITS not defined in device header file; using default!"
 292   #endif
 293
 294   #ifndef __Vendor_SysTickConfig
 295     #define __Vendor_SysTickConfig    0U
 296     #warning "__Vendor_SysTickConfig not defined in device header file; using default!"
 297   #endif
 298 #endif
 299
 300 /* IO definitions (access restrictions to peripheral registers) */
 301 /**
 302     \defgroup CMSIS_glob_defs CMSIS Global Defines
 303
 304     <strong>IO Type Qualifiers</strong> are used
 305     \li to specify the access to peripheral variables.
 306     \li for automatic generation of peripheral register debug information.
 307 */
 308 #ifdef __cplusplus
 309   #define   __I     volatile             /*!< Defines 'read only' permissions */
 310 #else
 311   #define   __I     volatile const       /*!< Defines 'read only' permissions */
 312 #endif
 313 #define     __O     volatile             /*!< Defines 'write only' permissions */
 314 #define     __IO    volatile             /*!< Defines 'read / write' permissions */
 315
 316 /* following defines should be used for structure members */
 317 #define     __IM     volatile const      /*! Defines 'read only' structure member permissions */
 318 #define     __OM     volatile            /*! Defines 'write only' structure member permissions */
 319 #define     __IOM    volatile            /*! Defines 'read / write' structure member permissions */
 320
 321 /*@} end of group Cortex_M4 */
 322
 323
 324
 325 /*******************************************************************************
 326  *                 Register Abstraction
 327   Core Register contain:
 328   - Core Register
 329   - Core NVIC Register
 330   - Core SCB Register
 331   - Core SysTick Register
 332   - Core Debug Register
 333   - Core MPU Register
 334   - Core FPU Register
 335  ******************************************************************************/
 336 /**
 337   \defgroup CMSIS_core_register Defines and Type Definitions
 338   \brief Type definitions and defines for Cortex-M processor based devices.
 339 */
 340
 341 /**
 342   \ingroup    CMSIS_core_register
 343   \defgroup   CMSIS_CORE  Status and Control Registers
 344   \brief      Core Register type definitions.
 345   @{
 346  */
 347
 348 /**
 349   \brief  Union type to access the Application Program Status Register (APSR).
 350  */
 351 typedef union
 352 {
 353   struct
 354   {
 355     uint32_t _reserved0:16;              /*!< bit:  0..15  Reserved */
 356     uint32_t GE:4;                       /*!< bit: 16..19  Greater than or Equal flags */
 357     uint32_t _reserved1:7;               /*!< bit: 20..26  Reserved */
 358     uint32_t Q:1;                        /*!< bit:     27  Saturation condition flag */
 359     uint32_t V:1;                        /*!< bit:     28  Overflow condition code flag */
 360     uint32_t C:1;                        /*!< bit:     29  Carry condition code flag */
 361     uint32_t Z:1;                        /*!< bit:     30  Zero condition code flag */
 362     uint32_t N:1;                        /*!< bit:     31  Negative condition code flag */
 363   } b;                                   /*!< Structure used for bit  access */
 364   uint32_t w;                            /*!< Type      used for word access */
 365 } APSR_Type;
 366
 367 /* APSR Register Definitions */
 368 #define APSR_N_Pos                         31U                                            /*!< APSR: N Position */
 369 #define APSR_N_Msk                         (1UL << APSR_N_Pos)                            /*!< APSR: N Mask */
 370
 371 #define APSR_Z_Pos                         30U                                            /*!< APSR: Z Position */
 372 #define APSR_Z_Msk                         (1UL << APSR_Z_Pos)                            /*!< APSR: Z Mask */
 373
 374 #define APSR_C_Pos                         29U                                            /*!< APSR: C Position */
 375 #define APSR_C_Msk                         (1UL << APSR_C_Pos)                            /*!< APSR: C Mask */
 376
 377 #define APSR_V_Pos                         28U                                            /*!< APSR: V Position */
 378 #define APSR_V_Msk                         (1UL << APSR_V_Pos)                            /*!< APSR: V Mask */
 379
 380 #define APSR_Q_Pos                         27U                                            /*!< APSR: Q Position */
 381 #define APSR_Q_Msk                         (1UL << APSR_Q_Pos)                            /*!< APSR: Q Mask */
 382
 383 #define APSR_GE_Pos                        16U                                            /*!< APSR: GE Position */
 384 #define APSR_GE_Msk                        (0xFUL << APSR_GE_Pos)                         /*!< APSR: GE Mask */
 385
 386
 387 /**
 388   \brief  Union type to access the Interrupt Program Status Register (IPSR).
 389  */
 390 typedef union
 391 {
 392   struct
 393   {
 394     uint32_t ISR:9;                      /*!< bit:  0.. 8  Exception number */
 395     uint32_t _reserved0:23;              /*!< bit:  9..31  Reserved */
 396   } b;                                   /*!< Structure used for bit  access */
 397   uint32_t w;                            /*!< Type      used for word access */
 398 } IPSR_Type;
 399
 400 /* IPSR Register Definitions */
 401 #define IPSR_ISR_Pos                        0U                                            /*!< IPSR: ISR Position */
 402 #define IPSR_ISR_Msk                       (0x1FFUL /*<< IPSR_ISR_Pos*/)                  /*!< IPSR: ISR Mask */
 403
 404
 405 /**
 406   \brief  Union type to access the Special-Purpose Program Status Registers (xPSR).
 407  */
 408 typedef union
 409 {
 410   struct
 411   {
 412     uint32_t ISR:9;                      /*!< bit:  0.. 8  Exception number */
 413     uint32_t _reserved0:1;               /*!< bit:      9  Reserved */
 414     uint32_t ICI_IT_1:6;                 /*!< bit: 10..15  ICI/IT part 1 */
 415     uint32_t GE:4;                       /*!< bit: 16..19  Greater than or Equal flags */
 416     uint32_t _reserved1:4;               /*!< bit: 20..23  Reserved */
 417     uint32_t T:1;                        /*!< bit:     24  Thumb bit */
 418     uint32_t ICI_IT_2:2;                 /*!< bit: 25..26  ICI/IT part 2 */
 419     uint32_t Q:1;                        /*!< bit:     27  Saturation condition flag */
 420     uint32_t V:1;                        /*!< bit:     28  Overflow condition code flag */
 421     uint32_t C:1;                        /*!< bit:     29  Carry condition code flag */
 422     uint32_t Z:1;                        /*!< bit:     30  Zero condition code flag */
 423     uint32_t N:1;                        /*!< bit:     31  Negative condition code flag */
 424   } b;                                   /*!< Structure used for bit  access */
 425   uint32_t w;                            /*!< Type      used for word access */
 426 } xPSR_Type;
 427
 428 /* xPSR Register Definitions */
 429 #define xPSR_N_Pos                         31U                                            /*!< xPSR: N Position */
 430 #define xPSR_N_Msk                         (1UL << xPSR_N_Pos)                            /*!< xPSR: N Mask */
 431
 432 #define xPSR_Z_Pos                         30U                                            /*!< xPSR: Z Position */
 433 #define xPSR_Z_Msk                         (1UL << xPSR_Z_Pos)                            /*!< xPSR: Z Mask */
 434
 435 #define xPSR_C_Pos                         29U                                            /*!< xPSR: C Position */
 436 #define xPSR_C_Msk                         (1UL << xPSR_C_Pos)                            /*!< xPSR: C Mask */
 437
 438 #define xPSR_V_Pos                         28U                                            /*!< xPSR: V Position */
 439 #define xPSR_V_Msk                         (1UL << xPSR_V_Pos)                            /*!< xPSR: V Mask */
 440
 441 #define xPSR_Q_Pos                         27U                                            /*!< xPSR: Q Position */
 442 #define xPSR_Q_Msk                         (1UL << xPSR_Q_Pos)                            /*!< xPSR: Q Mask */
 443
 444 #define xPSR_ICI_IT_2_Pos                  25U                                            /*!< xPSR: ICI/IT part 2 Position */
 445 #define xPSR_ICI_IT_2_Msk                  (3UL << xPSR_ICI_IT_2_Pos)                     /*!< xPSR: ICI/IT part 2 Mask */
 446
 447 #define xPSR_T_Pos                         24U                                            /*!< xPSR: T Position */
 448 #define xPSR_T_Msk                         (1UL << xPSR_T_Pos)                            /*!< xPSR: T Mask */
 449
 450 #define xPSR_GE_Pos                        16U                                            /*!< xPSR: GE Position */
 451 #define xPSR_GE_Msk                        (0xFUL << xPSR_GE_Pos)                         /*!< xPSR: GE Mask */
 452
 453 #define xPSR_ICI_IT_1_Pos                  10U                                            /*!< xPSR: ICI/IT part 1 Position */
 454 #define xPSR_ICI_IT_1_Msk                  (0x3FUL << xPSR_ICI_IT_1_Pos)                  /*!< xPSR: ICI/IT part 1 Mask */
 455
 456 #define xPSR_ISR_Pos                        0U                                            /*!< xPSR: ISR Position */
 457 #define xPSR_ISR_Msk                       (0x1FFUL /*<< xPSR_ISR_Pos*/)                  /*!< xPSR: ISR Mask */
 458
 459
 460 /**
 461   \brief  Union type to access the Control Registers (CONTROL).
 462  */
 463 typedef union
 464 {
 465   struct
 466   {
 467     uint32_t nPRIV:1;                    /*!< bit:      0  Execution privilege in Thread mode */
 468     uint32_t SPSEL:1;                    /*!< bit:      1  Stack to be used */
 469     uint32_t FPCA:1;                     /*!< bit:      2  FP extension active flag */
 470     uint32_t _reserved0:29;              /*!< bit:  3..31  Reserved */
 471   } b;                                   /*!< Structure used for bit  access */
 472   uint32_t w;                            /*!< Type      used for word access */
 473 } CONTROL_Type;
 474
 475 /* CONTROL Register Definitions */
 476 #define CONTROL_FPCA_Pos                    2U                                            /*!< CONTROL: FPCA Position */
 477 #define CONTROL_FPCA_Msk                   (1UL << CONTROL_FPCA_Pos)                      /*!< CONTROL: FPCA Mask */
 478
 479 #define CONTROL_SPSEL_Pos                   1U                                            /*!< CONTROL: SPSEL Position */
 480 #define CONTROL_SPSEL_Msk                  (1UL << CONTROL_SPSEL_Pos)                     /*!< CONTROL: SPSEL Mask */
 481
 482 #define CONTROL_nPRIV_Pos                   0U                                            /*!< CONTROL: nPRIV Position */
 483 #define CONTROL_nPRIV_Msk                  (1UL /*<< CONTROL_nPRIV_Pos*/)                 /*!< CONTROL: nPRIV Mask */
 484
 485 /*@} end of group CMSIS_CORE */
 486
 487
 488 /**
 489   \ingroup    CMSIS_core_register
 490   \defgroup   CMSIS_NVIC  Nested Vectored Interrupt Controller (NVIC)
 491   \brief      Type definitions for the NVIC Registers
 492   @{
 493  */
 494
 495 /**
 496   \brief  Structure type to access the Nested Vectored Interrupt Controller (NVIC).
 497  */
 498 typedef struct
 499 {
 500   __IOM uint32_t ISER[8U];               /*!< Offset: 0x000 (R/W)  Interrupt Set Enable Register */
 501         uint32_t RESERVED0[24U];
 502   __IOM uint32_t ICER[8U];               /*!< Offset: 0x080 (R/W)  Interrupt Clear Enable Register */
 503         uint32_t RSERVED1[24U];
 504   __IOM uint32_t ISPR[8U];               /*!< Offset: 0x100 (R/W)  Interrupt Set Pending Register */
 505         uint32_t RESERVED2[24U];
 506   __IOM uint32_t ICPR[8U];               /*!< Offset: 0x180 (R/W)  Interrupt Clear Pending Register */
 507         uint32_t RESERVED3[24U];
 508   __IOM uint32_t IABR[8U];               /*!< Offset: 0x200 (R/W)  Interrupt Active bit Register */
 509         uint32_t RESERVED4[56U];
 510   __IOM uint8_t  IP[240U];               /*!< Offset: 0x300 (R/W)  Interrupt Priority Register (8Bit wide) */
 511         uint32_t RESERVED5[644U];
 512   __OM  uint32_t STIR;                   /*!< Offset: 0xE00 ( /W)  Software Trigger Interrupt Register */
 513 }  NVIC_Type;
 514
 515 /* Software Triggered Interrupt Register Definitions */
 516 #define NVIC_STIR_INTID_Pos                 0U                                         /*!< STIR: INTLINESNUM Position */
 517 #define NVIC_STIR_INTID_Msk                (0x1FFUL /*<< NVIC_STIR_INTID_Pos*/)        /*!< STIR: INTLINESNUM Mask */
 518
 519 /*@} end of group CMSIS_NVIC */
 520
 521
 522 /**
 523   \ingroup  CMSIS_core_register
 524   \defgroup CMSIS_SCB     System Control Block (SCB)
 525   \brief    Type definitions for the System Control Block Registers
 526   @{
 527  */
 528
 529 /**
 530   \brief  Structure type to access the System Control Block (SCB).
 531  */
 532 typedef struct
 533 {
 534   __IM  uint32_t CPUID;                  /*!< Offset: 0x000 (R/ )  CPUID Base Register */
 535   __IOM uint32_t ICSR;                   /*!< Offset: 0x004 (R/W)  Interrupt Control and State Register */
 536   __IOM uint32_t VTOR;                   /*!< Offset: 0x008 (R/W)  Vector Table Offset Register */
 537   __IOM uint32_t AIRCR;                  /*!< Offset: 0x00C (R/W)  Application Interrupt and Reset Control Register */
 538   __IOM uint32_t SCR;                    /*!< Offset: 0x010 (R/W)  System Control Register */
 539   __IOM uint32_t CCR;                    /*!< Offset: 0x014 (R/W)  Configuration Control Register */
 540   __IOM uint8_t  SHP[12U];               /*!< Offset: 0x018 (R/W)  System Handlers Priority Registers (4-7, 8-11, 12-15) */
 541   __IOM uint32_t SHCSR;                  /*!< Offset: 0x024 (R/W)  System Handler Control and State Register */
 542   __IOM uint32_t CFSR;                   /*!< Offset: 0x028 (R/W)  Configurable Fault Status Register */
 543   __IOM uint32_t HFSR;                   /*!< Offset: 0x02C (R/W)  HardFault Status Register */
 544   __IOM uint32_t DFSR;                   /*!< Offset: 0x030 (R/W)  Debug Fault Status Register */
 545   __IOM uint32_t MMFAR;                  /*!< Offset: 0x034 (R/W)  MemManage Fault Address Register */
 546   __IOM uint32_t BFAR;                   /*!< Offset: 0x038 (R/W)  BusFault Address Register */
 547   __IOM uint32_t AFSR;                   /*!< Offset: 0x03C (R/W)  Auxiliary Fault Status Register */
 548   __IM  uint32_t PFR[2U];                /*!< Offset: 0x040 (R/ )  Processor Feature Register */
 549   __IM  uint32_t DFR;                    /*!< Offset: 0x048 (R/ )  Debug Feature Register */
 550   __IM  uint32_t ADR;                    /*!< Offset: 0x04C (R/ )  Auxiliary Feature Register */
 551   __IM  uint32_t MMFR[4U];               /*!< Offset: 0x050 (R/ )  Memory Model Feature Register */
 552   __IM  uint32_t ISAR[5U];               /*!< Offset: 0x060 (R/ )  Instruction Set Attributes Register */
 553         uint32_t RESERVED0[5U];
 554   __IOM uint32_t CPACR;                  /*!< Offset: 0x088 (R/W)  Coprocessor Access Control Register */
 555 } SCB_Type;
 556
 557 /* SCB CPUID Register Definitions */
 558 #define SCB_CPUID_IMPLEMENTER_Pos          24U                                            /*!< SCB CPUID: IMPLEMENTER Position */
 559 #define SCB_CPUID_IMPLEMENTER_Msk          (0xFFUL << SCB_CPUID_IMPLEMENTER_Pos)          /*!< SCB CPUID: IMPLEMENTER Mask */
 560
 561 #define SCB_CPUID_VARIANT_Pos              20U                                            /*!< SCB CPUID: VARIANT Position */
 562 #define SCB_CPUID_VARIANT_Msk              (0xFUL << SCB_CPUID_VARIANT_Pos)               /*!< SCB CPUID: VARIANT Mask */
 563
 564 #define SCB_CPUID_ARCHITECTURE_Pos         16U                                            /*!< SCB CPUID: ARCHITECTURE Position */
 565 #define SCB_CPUID_ARCHITECTURE_Msk         (0xFUL << SCB_CPUID_ARCHITECTURE_Pos)          /*!< SCB CPUID: ARCHITECTURE Mask */
 566
 567 #define SCB_CPUID_PARTNO_Pos                4U                                            /*!< SCB CPUID: PARTNO Position */
 568 #define SCB_CPUID_PARTNO_Msk               (0xFFFUL << SCB_CPUID_PARTNO_Pos)              /*!< SCB CPUID: PARTNO Mask */
 569
 570 #define SCB_CPUID_REVISION_Pos              0U                                            /*!< SCB CPUID: REVISION Position */
 571 #define SCB_CPUID_REVISION_Msk             (0xFUL /*<< SCB_CPUID_REVISION_Pos*/)          /*!< SCB CPUID: REVISION Mask */
 572
 573 /* SCB Interrupt Control State Register Definitions */
 574 #define SCB_ICSR_NMIPENDSET_Pos            31U                                            /*!< SCB ICSR: NMIPENDSET Position */
 575 #define SCB_ICSR_NMIPENDSET_Msk            (1UL << SCB_ICSR_NMIPENDSET_Pos)               /*!< SCB ICSR: NMIPENDSET Mask */
 576
 577 #define SCB_ICSR_PENDSVSET_Pos             28U                                            /*!< SCB ICSR: PENDSVSET Position */
 578 #define SCB_ICSR_PENDSVSET_Msk             (1UL << SCB_ICSR_PENDSVSET_Pos)                /*!< SCB ICSR: PENDSVSET Mask */
 579
 580 #define SCB_ICSR_PENDSVCLR_Pos             27U                                            /*!< SCB ICSR: PENDSVCLR Position */
 581 #define SCB_ICSR_PENDSVCLR_Msk             (1UL << SCB_ICSR_PENDSVCLR_Pos)                /*!< SCB ICSR: PENDSVCLR Mask */
 582
 583 #define SCB_ICSR_PENDSTSET_Pos             26U                                            /*!< SCB ICSR: PENDSTSET Position */
 584 #define SCB_ICSR_PENDSTSET_Msk             (1UL << SCB_ICSR_PENDSTSET_Pos)                /*!< SCB ICSR: PENDSTSET Mask */
 585
 586 #define SCB_ICSR_PENDSTCLR_Pos             25U                                            /*!< SCB ICSR: PENDSTCLR Position */
 587 #define SCB_ICSR_PENDSTCLR_Msk             (1UL << SCB_ICSR_PENDSTCLR_Pos)                /*!< SCB ICSR: PENDSTCLR Mask */
 588
 589 #define SCB_ICSR_ISRPREEMPT_Pos            23U                                            /*!< SCB ICSR: ISRPREEMPT Position */
 590 #define SCB_ICSR_ISRPREEMPT_Msk            (1UL << SCB_ICSR_ISRPREEMPT_Pos)               /*!< SCB ICSR: ISRPREEMPT Mask */
 591
 592 #define SCB_ICSR_ISRPENDING_Pos            22U                                            /*!< SCB ICSR: ISRPENDING Position */
 593 #define SCB_ICSR_ISRPENDING_Msk            (1UL << SCB_ICSR_ISRPENDING_Pos)               /*!< SCB ICSR: ISRPENDING Mask */
 594
 595 #define SCB_ICSR_VECTPENDING_Pos           12U                                            /*!< SCB ICSR: VECTPENDING Position */
 596 #define SCB_ICSR_VECTPENDING_Msk           (0x1FFUL << SCB_ICSR_VECTPENDING_Pos)          /*!< SCB ICSR: VECTPENDING Mask */
 597
 598 #define SCB_ICSR_RETTOBASE_Pos             11U                                            /*!< SCB ICSR: RETTOBASE Position */
 599 #define SCB_ICSR_RETTOBASE_Msk             (1UL << SCB_ICSR_RETTOBASE_Pos)                /*!< SCB ICSR: RETTOBASE Mask */
 600
 601 #define SCB_ICSR_VECTACTIVE_Pos             0U                                            /*!< SCB ICSR: VECTACTIVE Position */
 602 #define SCB_ICSR_VECTACTIVE_Msk            (0x1FFUL /*<< SCB_ICSR_VECTACTIVE_Pos*/)       /*!< SCB ICSR: VECTACTIVE Mask */
 603
 604 /* SCB Vector Table Offset Register Definitions */
 605 #define SCB_VTOR_TBLOFF_Pos                 7U                                            /*!< SCB VTOR: TBLOFF Position */
 606 #define SCB_VTOR_TBLOFF_Msk                (0x1FFFFFFUL << SCB_VTOR_TBLOFF_Pos)           /*!< SCB VTOR: TBLOFF Mask */
 607
 608 /* SCB Application Interrupt and Reset Control Register Definitions */
 609 #define SCB_AIRCR_VECTKEY_Pos              16U                                            /*!< SCB AIRCR: VECTKEY Position */
 610 #define SCB_AIRCR_VECTKEY_Msk              (0xFFFFUL << SCB_AIRCR_VECTKEY_Pos)            /*!< SCB AIRCR: VECTKEY Mask */
 611
 612 #define SCB_AIRCR_VECTKEYSTAT_Pos          16U                                            /*!< SCB AIRCR: VECTKEYSTAT Position */
 613 #define SCB_AIRCR_VECTKEYSTAT_Msk          (0xFFFFUL << SCB_AIRCR_VECTKEYSTAT_Pos)        /*!< SCB AIRCR: VECTKEYSTAT Mask */
 614
 615 #define SCB_AIRCR_ENDIANESS_Pos            15U                                            /*!< SCB AIRCR: ENDIANESS Position */
 616 #define SCB_AIRCR_ENDIANESS_Msk            (1UL << SCB_AIRCR_ENDIANESS_Pos)               /*!< SCB AIRCR: ENDIANESS Mask */
 617
 618 #define SCB_AIRCR_PRIGROUP_Pos              8U                                            /*!< SCB AIRCR: PRIGROUP Position */
 619 #define SCB_AIRCR_PRIGROUP_Msk             (7UL << SCB_AIRCR_PRIGROUP_Pos)                /*!< SCB AIRCR: PRIGROUP Mask */
 620
 621 #define SCB_AIRCR_SYSRESETREQ_Pos           2U                                            /*!< SCB AIRCR: SYSRESETREQ Position */
 622 #define SCB_AIRCR_SYSRESETREQ_Msk          (1UL << SCB_AIRCR_SYSRESETREQ_Pos)             /*!< SCB AIRCR: SYSRESETREQ Mask */
 623
 624 #define SCB_AIRCR_VECTCLRACTIVE_Pos         1U                                            /*!< SCB AIRCR: VECTCLRACTIVE Position */
 625 #define SCB_AIRCR_VECTCLRACTIVE_Msk        (1UL << SCB_AIRCR_VECTCLRACTIVE_Pos)           /*!< SCB AIRCR: VECTCLRACTIVE Mask */
 626
 627 #define SCB_AIRCR_VECTRESET_Pos             0U                                            /*!< SCB AIRCR: VECTRESET Position */
 628 #define SCB_AIRCR_VECTRESET_Msk            (1UL /*<< SCB_AIRCR_VECTRESET_Pos*/)           /*!< SCB AIRCR: VECTRESET Mask */
 629
 630 /* SCB System Control Register Definitions */
 631 #define SCB_SCR_SEVONPEND_Pos               4U                                            /*!< SCB SCR: SEVONPEND Position */
 632 #define SCB_SCR_SEVONPEND_Msk              (1UL << SCB_SCR_SEVONPEND_Pos)                 /*!< SCB SCR: SEVONPEND Mask */
 633
 634 #define SCB_SCR_SLEEPDEEP_Pos               2U                                            /*!< SCB SCR: SLEEPDEEP Position */
 635 #define SCB_SCR_SLEEPDEEP_Msk              (1UL << SCB_SCR_SLEEPDEEP_Pos)                 /*!< SCB SCR: SLEEPDEEP Mask */
 636
 637 #define SCB_SCR_SLEEPONEXIT_Pos             1U                                            /*!< SCB SCR: SLEEPONEXIT Position */
 638 #define SCB_SCR_SLEEPONEXIT_Msk            (1UL << SCB_SCR_SLEEPONEXIT_Pos)               /*!< SCB SCR: SLEEPONEXIT Mask */
 639
 640 /* SCB Configuration Control Register Definitions */
 641 #define SCB_CCR_STKALIGN_Pos                9U                                            /*!< SCB CCR: STKALIGN Position */
 642 #define SCB_CCR_STKALIGN_Msk               (1UL << SCB_CCR_STKALIGN_Pos)                  /*!< SCB CCR: STKALIGN Mask */
 643
 644 #define SCB_CCR_BFHFNMIGN_Pos               8U                                            /*!< SCB CCR: BFHFNMIGN Position */
 645 #define SCB_CCR_BFHFNMIGN_Msk              (1UL << SCB_CCR_BFHFNMIGN_Pos)                 /*!< SCB CCR: BFHFNMIGN Mask */
 646
 647 #define SCB_CCR_DIV_0_TRP_Pos               4U                                            /*!< SCB CCR: DIV_0_TRP Position */
 648 #define SCB_CCR_DIV_0_TRP_Msk              (1UL << SCB_CCR_DIV_0_TRP_Pos)                 /*!< SCB CCR: DIV_0_TRP Mask */
 649
 650 #define SCB_CCR_UNALIGN_TRP_Pos             3U                                            /*!< SCB CCR: UNALIGN_TRP Position */
 651 #define SCB_CCR_UNALIGN_TRP_Msk            (1UL << SCB_CCR_UNALIGN_TRP_Pos)               /*!< SCB CCR: UNALIGN_TRP Mask */
 652
 653 #define SCB_CCR_USERSETMPEND_Pos            1U                                            /*!< SCB CCR: USERSETMPEND Position */
 654 #define SCB_CCR_USERSETMPEND_Msk           (1UL << SCB_CCR_USERSETMPEND_Pos)              /*!< SCB CCR: USERSETMPEND Mask */
 655
 656 #define SCB_CCR_NONBASETHRDENA_Pos          0U                                            /*!< SCB CCR: NONBASETHRDENA Position */
 657 #define SCB_CCR_NONBASETHRDENA_Msk         (1UL /*<< SCB_CCR_NONBASETHRDENA_Pos*/)        /*!< SCB CCR: NONBASETHRDENA Mask */
 658
 659 /* SCB System Handler Control and State Register Definitions */
 660 #define SCB_SHCSR_USGFAULTENA_Pos          18U                                            /*!< SCB SHCSR: USGFAULTENA Position */
 661 #define SCB_SHCSR_USGFAULTENA_Msk          (1UL << SCB_SHCSR_USGFAULTENA_Pos)             /*!< SCB SHCSR: USGFAULTENA Mask */
 662
 663 #define SCB_SHCSR_BUSFAULTENA_Pos          17U                                            /*!< SCB SHCSR: BUSFAULTENA Position */
 664 #define SCB_SHCSR_BUSFAULTENA_Msk          (1UL << SCB_SHCSR_BUSFAULTENA_Pos)             /*!< SCB SHCSR: BUSFAULTENA Mask */
 665
 666 #define SCB_SHCSR_MEMFAULTENA_Pos          16U                                            /*!< SCB SHCSR: MEMFAULTENA Position */
 667 #define SCB_SHCSR_MEMFAULTENA_Msk          (1UL << SCB_SHCSR_MEMFAULTENA_Pos)             /*!< SCB SHCSR: MEMFAULTENA Mask */
 668
 669 #define SCB_SHCSR_SVCALLPENDED_Pos         15U                                            /*!< SCB SHCSR: SVCALLPENDED Position */
 670 #define SCB_SHCSR_SVCALLPENDED_Msk         (1UL << SCB_SHCSR_SVCALLPENDED_Pos)            /*!< SCB SHCSR: SVCALLPENDED Mask */
 671
 672 #define SCB_SHCSR_BUSFAULTPENDED_Pos       14U                                            /*!< SCB SHCSR: BUSFAULTPENDED Position */
 673 #define SCB_SHCSR_BUSFAULTPENDED_Msk       (1UL << SCB_SHCSR_BUSFAULTPENDED_Pos)          /*!< SCB SHCSR: BUSFAULTPENDED Mask */
 674
 675 #define SCB_SHCSR_MEMFAULTPENDED_Pos       13U                                            /*!< SCB SHCSR: MEMFAULTPENDED Position */
 676 #define SCB_SHCSR_MEMFAULTPENDED_Msk       (1UL << SCB_SHCSR_MEMFAULTPENDED_Pos)          /*!< SCB SHCSR: MEMFAULTPENDED Mask */
 677
 678 #define SCB_SHCSR_USGFAULTPENDED_Pos       12U                                            /*!< SCB SHCSR: USGFAULTPENDED Position */
 679 #define SCB_SHCSR_USGFAULTPENDED_Msk       (1UL << SCB_SHCSR_USGFAULTPENDED_Pos)          /*!< SCB SHCSR: USGFAULTPENDED Mask */
 680
 681 #define SCB_SHCSR_SYSTICKACT_Pos           11U                                            /*!< SCB SHCSR: SYSTICKACT Position */
 682 #define SCB_SHCSR_SYSTICKACT_Msk           (1UL << SCB_SHCSR_SYSTICKACT_Pos)              /*!< SCB SHCSR: SYSTICKACT Mask */
 683
 684 #define SCB_SHCSR_PENDSVACT_Pos            10U                                            /*!< SCB SHCSR: PENDSVACT Position */
 685 #define SCB_SHCSR_PENDSVACT_Msk            (1UL << SCB_SHCSR_PENDSVACT_Pos)               /*!< SCB SHCSR: PENDSVACT Mask */
 686
 687 #define SCB_SHCSR_MONITORACT_Pos            8U                                            /*!< SCB SHCSR: MONITORACT Position */
 688 #define SCB_SHCSR_MONITORACT_Msk           (1UL << SCB_SHCSR_MONITORACT_Pos)              /*!< SCB SHCSR: MONITORACT Mask */
 689
 690 #define SCB_SHCSR_SVCALLACT_Pos             7U                                            /*!< SCB SHCSR: SVCALLACT Position */
 691 #define SCB_SHCSR_SVCALLACT_Msk            (1UL << SCB_SHCSR_SVCALLACT_Pos)               /*!< SCB SHCSR: SVCALLACT Mask */
 692
 693 #define SCB_SHCSR_USGFAULTACT_Pos           3U                                            /*!< SCB SHCSR: USGFAULTACT Position */
 694 #define SCB_SHCSR_USGFAULTACT_Msk          (1UL << SCB_SHCSR_USGFAULTACT_Pos)             /*!< SCB SHCSR: USGFAULTACT Mask */
 695
 696 #define SCB_SHCSR_BUSFAULTACT_Pos           1U                                            /*!< SCB SHCSR: BUSFAULTACT Position */
 697 #define SCB_SHCSR_BUSFAULTACT_Msk          (1UL << SCB_SHCSR_BUSFAULTACT_Pos)             /*!< SCB SHCSR: BUSFAULTACT Mask */
 698
 699 #define SCB_SHCSR_MEMFAULTACT_Pos           0U                                            /*!< SCB SHCSR: MEMFAULTACT Position */
 700 #define SCB_SHCSR_MEMFAULTACT_Msk          (1UL /*<< SCB_SHCSR_MEMFAULTACT_Pos*/)         /*!< SCB SHCSR: MEMFAULTACT Mask */
 701
 702 /* SCB Configurable Fault Status Register Definitions */
 703 #define SCB_CFSR_USGFAULTSR_Pos            16U                                            /*!< SCB CFSR: Usage Fault Status Register Position */
 704 #define SCB_CFSR_USGFAULTSR_Msk            (0xFFFFUL << SCB_CFSR_USGFAULTSR_Pos)          /*!< SCB CFSR: Usage Fault Status Register Mask */
 705
 706 #define SCB_CFSR_BUSFAULTSR_Pos             8U                                            /*!< SCB CFSR: Bus Fault Status Register Position */
 707 #define SCB_CFSR_BUSFAULTSR_Msk            (0xFFUL << SCB_CFSR_BUSFAULTSR_Pos)            /*!< SCB CFSR: Bus Fault Status Register Mask */
 708
 709 #define SCB_CFSR_MEMFAULTSR_Pos             0U                                            /*!< SCB CFSR: Memory Manage Fault Status Register Position */
 710 #define SCB_CFSR_MEMFAULTSR_Msk            (0xFFUL /*<< SCB_CFSR_MEMFAULTSR_Pos*/)        /*!< SCB CFSR: Memory Manage Fault Status Register Mask */
 711
 712 /* MemManage Fault Status Register (part of SCB Configurable Fault Status Register) */
 713 #define SCB_CFSR_MMARVALID_Pos             (SCB_SHCSR_MEMFAULTACT_Pos + 7U)               /*!< SCB CFSR (MMFSR): MMARVALID Position */
 714 #define SCB_CFSR_MMARVALID_Msk             (1UL << SCB_CFSR_MMARVALID_Pos)                /*!< SCB CFSR (MMFSR): MMARVALID Mask */
 715
 716 #define SCB_CFSR_MLSPERR_Pos               (SCB_SHCSR_MEMFAULTACT_Pos + 5U)               /*!< SCB CFSR (MMFSR): MLSPERR Position */
 717 #define SCB_CFSR_MLSPERR_Msk               (1UL << SCB_CFSR_MLSPERR_Pos)                  /*!< SCB CFSR (MMFSR): MLSPERR Mask */
 718
 719 #define SCB_CFSR_MSTKERR_Pos               (SCB_SHCSR_MEMFAULTACT_Pos + 4U)               /*!< SCB CFSR (MMFSR): MSTKERR Position */
 720 #define SCB_CFSR_MSTKERR_Msk               (1UL << SCB_CFSR_MSTKERR_Pos)                  /*!< SCB CFSR (MMFSR): MSTKERR Mask */
 721
 722 #define SCB_CFSR_MUNSTKERR_Pos             (SCB_SHCSR_MEMFAULTACT_Pos + 3U)               /*!< SCB CFSR (MMFSR): MUNSTKERR Position */
 723 #define SCB_CFSR_MUNSTKERR_Msk             (1UL << SCB_CFSR_MUNSTKERR_Pos)                /*!< SCB CFSR (MMFSR): MUNSTKERR Mask */
 724
 725 #define SCB_CFSR_DACCVIOL_Pos              (SCB_SHCSR_MEMFAULTACT_Pos + 1U)               /*!< SCB CFSR (MMFSR): DACCVIOL Position */
 726 #define SCB_CFSR_DACCVIOL_Msk              (1UL << SCB_CFSR_DACCVIOL_Pos)                 /*!< SCB CFSR (MMFSR): DACCVIOL Mask */
 727
 728 #define SCB_CFSR_IACCVIOL_Pos              (SCB_SHCSR_MEMFAULTACT_Pos + 0U)               /*!< SCB CFSR (MMFSR): IACCVIOL Position */
 729 #define SCB_CFSR_IACCVIOL_Msk              (1UL /*<< SCB_CFSR_IACCVIOL_Pos*/)             /*!< SCB CFSR (MMFSR): IACCVIOL Mask */
 730
 731 /* BusFault Status Register (part of SCB Configurable Fault Status Register) */
 732 #define SCB_CFSR_BFARVALID_Pos            (SCB_CFSR_BUSFAULTSR_Pos + 7U)                  /*!< SCB CFSR (BFSR): BFARVALID Position */
 733 #define SCB_CFSR_BFARVALID_Msk            (1UL << SCB_CFSR_BFARVALID_Pos)                 /*!< SCB CFSR (BFSR): BFARVALID Mask */
 734
 735 #define SCB_CFSR_LSPERR_Pos               (SCB_CFSR_BUSFAULTSR_Pos + 5U)                  /*!< SCB CFSR (BFSR): LSPERR Position */
 736 #define SCB_CFSR_LSPERR_Msk               (1UL << SCB_CFSR_LSPERR_Pos)                    /*!< SCB CFSR (BFSR): LSPERR Mask */
 737
 738 #define SCB_CFSR_STKERR_Pos               (SCB_CFSR_BUSFAULTSR_Pos + 4U)                  /*!< SCB CFSR (BFSR): STKERR Position */
 739 #define SCB_CFSR_STKERR_Msk               (1UL << SCB_CFSR_STKERR_Pos)                    /*!< SCB CFSR (BFSR): STKERR Mask */
 740
 741 #define SCB_CFSR_UNSTKERR_Pos             (SCB_CFSR_BUSFAULTSR_Pos + 3U)                  /*!< SCB CFSR (BFSR): UNSTKERR Position */
 742 #define SCB_CFSR_UNSTKERR_Msk             (1UL << SCB_CFSR_UNSTKERR_Pos)                  /*!< SCB CFSR (BFSR): UNSTKERR Mask */
 743
 744 #define SCB_CFSR_IMPRECISERR_Pos          (SCB_CFSR_BUSFAULTSR_Pos + 2U)                  /*!< SCB CFSR (BFSR): IMPRECISERR Position */
 745 #define SCB_CFSR_IMPRECISERR_Msk          (1UL << SCB_CFSR_IMPRECISERR_Pos)               /*!< SCB CFSR (BFSR): IMPRECISERR Mask */
 746
 747 #define SCB_CFSR_PRECISERR_Pos            (SCB_CFSR_BUSFAULTSR_Pos + 1U)                  /*!< SCB CFSR (BFSR): PRECISERR Position */
 748 #define SCB_CFSR_PRECISERR_Msk            (1UL << SCB_CFSR_PRECISERR_Pos)                 /*!< SCB CFSR (BFSR): PRECISERR Mask */
 749
 750 #define SCB_CFSR_IBUSERR_Pos              (SCB_CFSR_BUSFAULTSR_Pos + 0U)                  /*!< SCB CFSR (BFSR): IBUSERR Position */
 751 #define SCB_CFSR_IBUSERR_Msk              (1UL << SCB_CFSR_IBUSERR_Pos)                   /*!< SCB CFSR (BFSR): IBUSERR Mask */
 752
 753 /* UsageFault Status Register (part of SCB Configurable Fault Status Register) */
 754 #define SCB_CFSR_DIVBYZERO_Pos            (SCB_CFSR_USGFAULTSR_Pos + 9U)                  /*!< SCB CFSR (UFSR): DIVBYZERO Position */
 755 #define SCB_CFSR_DIVBYZERO_Msk            (1UL << SCB_CFSR_DIVBYZERO_Pos)                 /*!< SCB CFSR (UFSR): DIVBYZERO Mask */
 756
 757 #define SCB_CFSR_UNALIGNED_Pos            (SCB_CFSR_USGFAULTSR_Pos + 8U)                  /*!< SCB CFSR (UFSR): UNALIGNED Position */
 758 #define SCB_CFSR_UNALIGNED_Msk            (1UL << SCB_CFSR_UNALIGNED_Pos)                 /*!< SCB CFSR (UFSR): UNALIGNED Mask */
 759
 760 #define SCB_CFSR_NOCP_Pos                 (SCB_CFSR_USGFAULTSR_Pos + 3U)                  /*!< SCB CFSR (UFSR): NOCP Position */
 761 #define SCB_CFSR_NOCP_Msk                 (1UL << SCB_CFSR_NOCP_Pos)                      /*!< SCB CFSR (UFSR): NOCP Mask */
 762
 763 #define SCB_CFSR_INVPC_Pos                (SCB_CFSR_USGFAULTSR_Pos + 2U)                  /*!< SCB CFSR (UFSR): INVPC Position */
 764 #define SCB_CFSR_INVPC_Msk                (1UL << SCB_CFSR_INVPC_Pos)                     /*!< SCB CFSR (UFSR): INVPC Mask */
 765
 766 #define SCB_CFSR_INVSTATE_Pos             (SCB_CFSR_USGFAULTSR_Pos + 1U)                  /*!< SCB CFSR (UFSR): INVSTATE Position */
 767 #define SCB_CFSR_INVSTATE_Msk             (1UL << SCB_CFSR_INVSTATE_Pos)                  /*!< SCB CFSR (UFSR): INVSTATE Mask */
 768
 769 #define SCB_CFSR_UNDEFINSTR_Pos           (SCB_CFSR_USGFAULTSR_Pos + 0U)                  /*!< SCB CFSR (UFSR): UNDEFINSTR Position */
 770 #define SCB_CFSR_UNDEFINSTR_Msk           (1UL << SCB_CFSR_UNDEFINSTR_Pos)                /*!< SCB CFSR (UFSR): UNDEFINSTR Mask */
 771
 772 /* SCB Hard Fault Status Register Definitions */
 773 #define SCB_HFSR_DEBUGEVT_Pos              31U                                            /*!< SCB HFSR: DEBUGEVT Position */
 774 #define SCB_HFSR_DEBUGEVT_Msk              (1UL << SCB_HFSR_DEBUGEVT_Pos)                 /*!< SCB HFSR: DEBUGEVT Mask */
 775
 776 #define SCB_HFSR_FORCED_Pos                30U                                            /*!< SCB HFSR: FORCED Position */
 777 #define SCB_HFSR_FORCED_Msk                (1UL << SCB_HFSR_FORCED_Pos)                   /*!< SCB HFSR: FORCED Mask */
 778
 779 #define SCB_HFSR_VECTTBL_Pos                1U                                            /*!< SCB HFSR: VECTTBL Position */
 780 #define SCB_HFSR_VECTTBL_Msk               (1UL << SCB_HFSR_VECTTBL_Pos)                  /*!< SCB HFSR: VECTTBL Mask */
 781
 782 /* SCB Debug Fault Status Register Definitions */
 783 #define SCB_DFSR_EXTERNAL_Pos               4U                                            /*!< SCB DFSR: EXTERNAL Position */
 784 #define SCB_DFSR_EXTERNAL_Msk              (1UL << SCB_DFSR_EXTERNAL_Pos)                 /*!< SCB DFSR: EXTERNAL Mask */
 785
 786 #define SCB_DFSR_VCATCH_Pos                 3U                                            /*!< SCB DFSR: VCATCH Position */
 787 #define SCB_DFSR_VCATCH_Msk                (1UL << SCB_DFSR_VCATCH_Pos)                   /*!< SCB DFSR: VCATCH Mask */
 788
 789 #define SCB_DFSR_DWTTRAP_Pos                2U                                            /*!< SCB DFSR: DWTTRAP Position */
 790 #define SCB_DFSR_DWTTRAP_Msk               (1UL << SCB_DFSR_DWTTRAP_Pos)                  /*!< SCB DFSR: DWTTRAP Mask */
 791
 792 #define SCB_DFSR_BKPT_Pos                   1U                                            /*!< SCB DFSR: BKPT Position */
 793 #define SCB_DFSR_BKPT_Msk                  (1UL << SCB_DFSR_BKPT_Pos)                     /*!< SCB DFSR: BKPT Mask */
 794
 795 #define SCB_DFSR_HALTED_Pos                 0U                                            /*!< SCB DFSR: HALTED Position */
 796 #define SCB_DFSR_HALTED_Msk                (1UL /*<< SCB_DFSR_HALTED_Pos*/)               /*!< SCB DFSR: HALTED Mask */
 797
 798 /*@} end of group CMSIS_SCB */
 799
 800
 801 /**
 802   \ingroup  CMSIS_core_register
 803   \defgroup CMSIS_SCnSCB System Controls not in SCB (SCnSCB)
 804   \brief    Type definitions for the System Control and ID Register not in the SCB
 805   @{
 806  */
 807
 808 /**
 809   \brief  Structure type to access the System Control and ID Register not in the SCB.
 810  */
 811 typedef struct
 812 {
 813         uint32_t RESERVED0[1U];
 814   __IM  uint32_t ICTR;                   /*!< Offset: 0x004 (R/ )  Interrupt Controller Type Register */
 815   __IOM uint32_t ACTLR;                  /*!< Offset: 0x008 (R/W)  Auxiliary Control Register */
 816 } SCnSCB_Type;
 817
 818 /* Interrupt Controller Type Register Definitions */
 819 #define SCnSCB_ICTR_INTLINESNUM_Pos         0U                                         /*!< ICTR: INTLINESNUM Position */
 820 #define SCnSCB_ICTR_INTLINESNUM_Msk        (0xFUL /*<< SCnSCB_ICTR_INTLINESNUM_Pos*/)  /*!< ICTR: INTLINESNUM Mask */
 821
 822 /* Auxiliary Control Register Definitions */
 823 #define SCnSCB_ACTLR_DISOOFP_Pos            9U                                         /*!< ACTLR: DISOOFP Position */
 824 #define SCnSCB_ACTLR_DISOOFP_Msk           (1UL << SCnSCB_ACTLR_DISOOFP_Pos)           /*!< ACTLR: DISOOFP Mask */
 825
 826 #define SCnSCB_ACTLR_DISFPCA_Pos            8U                                         /*!< ACTLR: DISFPCA Position */
 827 #define SCnSCB_ACTLR_DISFPCA_Msk           (1UL << SCnSCB_ACTLR_DISFPCA_Pos)           /*!< ACTLR: DISFPCA Mask */
 828
 829 #define SCnSCB_ACTLR_DISFOLD_Pos            2U                                         /*!< ACTLR: DISFOLD Position */
 830 #define SCnSCB_ACTLR_DISFOLD_Msk           (1UL << SCnSCB_ACTLR_DISFOLD_Pos)           /*!< ACTLR: DISFOLD Mask */
 831
 832 #define SCnSCB_ACTLR_DISDEFWBUF_Pos         1U                                         /*!< ACTLR: DISDEFWBUF Position */
 833 #define SCnSCB_ACTLR_DISDEFWBUF_Msk        (1UL << SCnSCB_ACTLR_DISDEFWBUF_Pos)        /*!< ACTLR: DISDEFWBUF Mask */
 834
 835 #define SCnSCB_ACTLR_DISMCYCINT_Pos         0U                                         /*!< ACTLR: DISMCYCINT Position */
 836 #define SCnSCB_ACTLR_DISMCYCINT_Msk        (1UL /*<< SCnSCB_ACTLR_DISMCYCINT_Pos*/)    /*!< ACTLR: DISMCYCINT Mask */
 837
 838 /*@} end of group CMSIS_SCnotSCB */
 839
 840
 841 /**
 842   \ingroup  CMSIS_core_register
 843   \defgroup CMSIS_SysTick     System Tick Timer (SysTick)
 844   \brief    Type definitions for the System Timer Registers.
 845   @{
 846  */
 847
 848 /**
 849   \brief  Structure type to access the System Timer (SysTick).
 850  */
 851 typedef struct
 852 {
 853   __IOM uint32_t CTRL;                   /*!< Offset: 0x000 (R/W)  SysTick Control and Status Register */
 854   __IOM uint32_t LOAD;                   /*!< Offset: 0x004 (R/W)  SysTick Reload Value Register */
 855   __IOM uint32_t VAL;                    /*!< Offset: 0x008 (R/W)  SysTick Current Value Register */
 856   __IM  uint32_t CALIB;                  /*!< Offset: 0x00C (R/ )  SysTick Calibration Register */
 857 } SysTick_Type;
 858
 859 /* SysTick Control / Status Register Definitions */
 860 #define SysTick_CTRL_COUNTFLAG_Pos         16U                                            /*!< SysTick CTRL: COUNTFLAG Position */
 861 #define SysTick_CTRL_COUNTFLAG_Msk         (1UL << SysTick_CTRL_COUNTFLAG_Pos)            /*!< SysTick CTRL: COUNTFLAG Mask */
 862
 863 #define SysTick_CTRL_CLKSOURCE_Pos          2U                                            /*!< SysTick CTRL: CLKSOURCE Position */
 864 #define SysTick_CTRL_CLKSOURCE_Msk         (1UL << SysTick_CTRL_CLKSOURCE_Pos)            /*!< SysTick CTRL: CLKSOURCE Mask */
 865
 866 #define SysTick_CTRL_TICKINT_Pos            1U                                            /*!< SysTick CTRL: TICKINT Position */
 867 #define SysTick_CTRL_TICKINT_Msk           (1UL << SysTick_CTRL_TICKINT_Pos)              /*!< SysTick CTRL: TICKINT Mask */
 868
 869 #define SysTick_CTRL_ENABLE_Pos             0U                                            /*!< SysTick CTRL: ENABLE Position */
 870 #define SysTick_CTRL_ENABLE_Msk            (1UL /*<< SysTick_CTRL_ENABLE_Pos*/)           /*!< SysTick CTRL: ENABLE Mask */
 871
 872 /* SysTick Reload Register Definitions */
 873 #define SysTick_LOAD_RELOAD_Pos             0U                                            /*!< SysTick LOAD: RELOAD Position */
 874 #define SysTick_LOAD_RELOAD_Msk            (0xFFFFFFUL /*<< SysTick_LOAD_RELOAD_Pos*/)    /*!< SysTick LOAD: RELOAD Mask */
 875
 876 /* SysTick Current Register Definitions */
 877 #define SysTick_VAL_CURRENT_Pos             0U                                            /*!< SysTick VAL: CURRENT Position */
 878 #define SysTick_VAL_CURRENT_Msk            (0xFFFFFFUL /*<< SysTick_VAL_CURRENT_Pos*/)    /*!< SysTick VAL: CURRENT Mask */
 879
 880 /* SysTick Calibration Register Definitions */
 881 #define SysTick_CALIB_NOREF_Pos            31U                                            /*!< SysTick CALIB: NOREF Position */
 882 #define SysTick_CALIB_NOREF_Msk            (1UL << SysTick_CALIB_NOREF_Pos)               /*!< SysTick CALIB: NOREF Mask */
 883
 884 #define SysTick_CALIB_SKEW_Pos             30U                                            /*!< SysTick CALIB: SKEW Position */
 885 #define SysTick_CALIB_SKEW_Msk             (1UL << SysTick_CALIB_SKEW_Pos)                /*!< SysTick CALIB: SKEW Mask */
 886
 887 #define SysTick_CALIB_TENMS_Pos             0U                                            /*!< SysTick CALIB: TENMS Position */
 888 #define SysTick_CALIB_TENMS_Msk            (0xFFFFFFUL /*<< SysTick_CALIB_TENMS_Pos*/)    /*!< SysTick CALIB: TENMS Mask */
 889
 890 /*@} end of group CMSIS_SysTick */
 891
 892
 893 /**
 894   \ingroup  CMSIS_core_register
 895   \defgroup CMSIS_ITM     Instrumentation Trace Macrocell (ITM)
 896   \brief    Type definitions for the Instrumentation Trace Macrocell (ITM)
 897   @{
 898  */
 899
 900 /**
 901   \brief  Structure type to access the Instrumentation Trace Macrocell Register (ITM).
 902  */
 903 typedef struct
 904 {
 905   __OM  union
 906   {
 907     __OM  uint8_t    u8;                 /*!< Offset: 0x000 ( /W)  ITM Stimulus Port 8-bit */
 908     __OM  uint16_t   u16;                /*!< Offset: 0x000 ( /W)  ITM Stimulus Port 16-bit */
 909     __OM  uint32_t   u32;                /*!< Offset: 0x000 ( /W)  ITM Stimulus Port 32-bit */
 910   }  PORT [32U];                         /*!< Offset: 0x000 ( /W)  ITM Stimulus Port Registers */
 911         uint32_t RESERVED0[864U];
 912   __IOM uint32_t TER;                    /*!< Offset: 0xE00 (R/W)  ITM Trace Enable Register */
 913         uint32_t RESERVED1[15U];
 914   __IOM uint32_t TPR;                    /*!< Offset: 0xE40 (R/W)  ITM Trace Privilege Register */
 915         uint32_t RESERVED2[15U];
 916   __IOM uint32_t TCR;                    /*!< Offset: 0xE80 (R/W)  ITM Trace Control Register */
 917         uint32_t RESERVED3[29U];
 918   __OM  uint32_t IWR;                    /*!< Offset: 0xEF8 ( /W)  ITM Integration Write Register */
 919   __IM  uint32_t IRR;                    /*!< Offset: 0xEFC (R/ )  ITM Integration Read Register */
 920   __IOM uint32_t IMCR;                   /*!< Offset: 0xF00 (R/W)  ITM Integration Mode Control Register */
 921         uint32_t RESERVED4[43U];
 922   __OM  uint32_t LAR;                    /*!< Offset: 0xFB0 ( /W)  ITM Lock Access Register */
 923   __IM  uint32_t LSR;                    /*!< Offset: 0xFB4 (R/ )  ITM Lock Status Register */
 924         uint32_t RESERVED5[6U];
 925   __IM  uint32_t PID4;                   /*!< Offset: 0xFD0 (R/ )  ITM Peripheral Identification Register #4 */
 926   __IM  uint32_t PID5;                   /*!< Offset: 0xFD4 (R/ )  ITM Peripheral Identification Register #5 */
 927   __IM  uint32_t PID6;                   /*!< Offset: 0xFD8 (R/ )  ITM Peripheral Identification Register #6 */
 928   __IM  uint32_t PID7;                   /*!< Offset: 0xFDC (R/ )  ITM Peripheral Identification Register #7 */
 929   __IM  uint32_t PID0;                   /*!< Offset: 0xFE0 (R/ )  ITM Peripheral Identification Register #0 */
 930   __IM  uint32_t PID1;                   /*!< Offset: 0xFE4 (R/ )  ITM Peripheral Identification Register #1 */
 931   __IM  uint32_t PID2;                   /*!< Offset: 0xFE8 (R/ )  ITM Peripheral Identification Register #2 */
 932   __IM  uint32_t PID3;                   /*!< Offset: 0xFEC (R/ )  ITM Peripheral Identification Register #3 */
 933   __IM  uint32_t CID0;                   /*!< Offset: 0xFF0 (R/ )  ITM Component  Identification Register #0 */
 934   __IM  uint32_t CID1;                   /*!< Offset: 0xFF4 (R/ )  ITM Component  Identification Register #1 */
 935   __IM  uint32_t CID2;                   /*!< Offset: 0xFF8 (R/ )  ITM Component  Identification Register #2 */
 936   __IM  uint32_t CID3;                   /*!< Offset: 0xFFC (R/ )  ITM Component  Identification Register #3 */
 937 } ITM_Type;
 938
 939 /* ITM Trace Privilege Register Definitions */
 940 #define ITM_TPR_PRIVMASK_Pos                0U                                            /*!< ITM TPR: PRIVMASK Position */
 941 #define ITM_TPR_PRIVMASK_Msk               (0xFUL /*<< ITM_TPR_PRIVMASK_Pos*/)            /*!< ITM TPR: PRIVMASK Mask */
 942
 943 /* ITM Trace Control Register Definitions */
 944 #define ITM_TCR_BUSY_Pos                   23U                                            /*!< ITM TCR: BUSY Position */
 945 #define ITM_TCR_BUSY_Msk                   (1UL << ITM_TCR_BUSY_Pos)                      /*!< ITM TCR: BUSY Mask */
 946
 947 #define ITM_TCR_TraceBusID_Pos             16U                                            /*!< ITM TCR: ATBID Position */
 948 #define ITM_TCR_TraceBusID_Msk             (0x7FUL << ITM_TCR_TraceBusID_Pos)             /*!< ITM TCR: ATBID Mask */
 949
 950 #define ITM_TCR_GTSFREQ_Pos                10U                                            /*!< ITM TCR: Global timestamp frequency Position */
 951 #define ITM_TCR_GTSFREQ_Msk                (3UL << ITM_TCR_GTSFREQ_Pos)                   /*!< ITM TCR: Global timestamp frequency Mask */
 952
 953 #define ITM_TCR_TSPrescale_Pos              8U                                            /*!< ITM TCR: TSPrescale Position */
 954 #define ITM_TCR_TSPrescale_Msk             (3UL << ITM_TCR_TSPrescale_Pos)                /*!< ITM TCR: TSPrescale Mask */
 955
 956 #define ITM_TCR_SWOENA_Pos                  4U                                            /*!< ITM TCR: SWOENA Position */
 957 #define ITM_TCR_SWOENA_Msk                 (1UL << ITM_TCR_SWOENA_Pos)                    /*!< ITM TCR: SWOENA Mask */
 958
 959 #define ITM_TCR_DWTENA_Pos                  3U                                            /*!< ITM TCR: DWTENA Position */
 960 #define ITM_TCR_DWTENA_Msk                 (1UL << ITM_TCR_DWTENA_Pos)                    /*!< ITM TCR: DWTENA Mask */
 961
 962 #define ITM_TCR_SYNCENA_Pos                 2U                                            /*!< ITM TCR: SYNCENA Position */
 963 #define ITM_TCR_SYNCENA_Msk                (1UL << ITM_TCR_SYNCENA_Pos)                   /*!< ITM TCR: SYNCENA Mask */
 964
 965 #define ITM_TCR_TSENA_Pos                   1U                                            /*!< ITM TCR: TSENA Position */
 966 #define ITM_TCR_TSENA_Msk                  (1UL << ITM_TCR_TSENA_Pos)                     /*!< ITM TCR: TSENA Mask */
 967
 968 #define ITM_TCR_ITMENA_Pos                  0U                                            /*!< ITM TCR: ITM Enable bit Position */
 969 #define ITM_TCR_ITMENA_Msk                 (1UL /*<< ITM_TCR_ITMENA_Pos*/)                /*!< ITM TCR: ITM Enable bit Mask */
 970
 971 /* ITM Integration Write Register Definitions */
 972 #define ITM_IWR_ATVALIDM_Pos                0U                                            /*!< ITM IWR: ATVALIDM Position */
 973 #define ITM_IWR_ATVALIDM_Msk               (1UL /*<< ITM_IWR_ATVALIDM_Pos*/)              /*!< ITM IWR: ATVALIDM Mask */
 974
 975 /* ITM Integration Read Register Definitions */
 976 #define ITM_IRR_ATREADYM_Pos                0U                                            /*!< ITM IRR: ATREADYM Position */
 977 #define ITM_IRR_ATREADYM_Msk               (1UL /*<< ITM_IRR_ATREADYM_Pos*/)              /*!< ITM IRR: ATREADYM Mask */
 978
 979 /* ITM Integration Mode Control Register Definitions */
 980 #define ITM_IMCR_INTEGRATION_Pos            0U                                            /*!< ITM IMCR: INTEGRATION Position */
 981 #define ITM_IMCR_INTEGRATION_Msk           (1UL /*<< ITM_IMCR_INTEGRATION_Pos*/)          /*!< ITM IMCR: INTEGRATION Mask */
 982
 983 /* ITM Lock Status Register Definitions */
 984 #define ITM_LSR_ByteAcc_Pos                 2U                                            /*!< ITM LSR: ByteAcc Position */
 985 #define ITM_LSR_ByteAcc_Msk                (1UL << ITM_LSR_ByteAcc_Pos)                   /*!< ITM LSR: ByteAcc Mask */
 986
 987 #define ITM_LSR_Access_Pos                  1U                                            /*!< ITM LSR: Access Position */
 988 #define ITM_LSR_Access_Msk                 (1UL << ITM_LSR_Access_Pos)                    /*!< ITM LSR: Access Mask */
 989
 990 #define ITM_LSR_Present_Pos                 0U                                            /*!< ITM LSR: Present Position */
 991 #define ITM_LSR_Present_Msk                (1UL /*<< ITM_LSR_Present_Pos*/)               /*!< ITM LSR: Present Mask */
 992
 993 /*@}*/ /* end of group CMSIS_ITM */
 994
 995
 996 /**
 997   \ingroup  CMSIS_core_register
 998   \defgroup CMSIS_DWT     Data Watchpoint and Trace (DWT)
 999   \brief    Type definitions for the Data Watchpoint and Trace (DWT)
1000   @{
1001  */
1002
1003 /**
1004   \brief  Structure type to access the Data Watchpoint and Trace Register (DWT).
1005  */
1006 typedef struct
1007 {
1008   __IOM uint32_t CTRL;                   /*!< Offset: 0x000 (R/W)  Control Register */
1009   __IOM uint32_t CYCCNT;                 /*!< Offset: 0x004 (R/W)  Cycle Count Register */
1010   __IOM uint32_t CPICNT;                 /*!< Offset: 0x008 (R/W)  CPI Count Register */
1011   __IOM uint32_t EXCCNT;                 /*!< Offset: 0x00C (R/W)  Exception Overhead Count Register */
1012   __IOM uint32_t SLEEPCNT;               /*!< Offset: 0x010 (R/W)  Sleep Count Register */
1013   __IOM uint32_t LSUCNT;                 /*!< Offset: 0x014 (R/W)  LSU Count Register */
1014   __IOM uint32_t FOLDCNT;                /*!< Offset: 0x018 (R/W)  Folded-instruction Count Register */
1015   __IM  uint32_t PCSR;                   /*!< Offset: 0x01C (R/ )  Program Counter Sample Register */
1016   __IOM uint32_t COMP0;                  /*!< Offset: 0x020 (R/W)  Comparator Register 0 */
1017   __IOM uint32_t MASK0;                  /*!< Offset: 0x024 (R/W)  Mask Register 0 */
1018   __IOM uint32_t FUNCTION0;              /*!< Offset: 0x028 (R/W)  Function Register 0 */
1019         uint32_t RESERVED0[1U];
1020   __IOM uint32_t COMP1;                  /*!< Offset: 0x030 (R/W)  Comparator Register 1 */
1021   __IOM uint32_t MASK1;                  /*!< Offset: 0x034 (R/W)  Mask Register 1 */
1022   __IOM uint32_t FUNCTION1;              /*!< Offset: 0x038 (R/W)  Function Register 1 */
1023         uint32_t RESERVED1[1U];
1024   __IOM uint32_t COMP2;                  /*!< Offset: 0x040 (R/W)  Comparator Register 2 */
1025   __IOM uint32_t MASK2;                  /*!< Offset: 0x044 (R/W)  Mask Register 2 */
1026   __IOM uint32_t FUNCTION2;              /*!< Offset: 0x048 (R/W)  Function Register 2 */
1027         uint32_t RESERVED2[1U];
1028   __IOM uint32_t COMP3;                  /*!< Offset: 0x050 (R/W)  Comparator Register 3 */
1029   __IOM uint32_t MASK3;                  /*!< Offset: 0x054 (R/W)  Mask Register 3 */
1030   __IOM uint32_t FUNCTION3;              /*!< Offset: 0x058 (R/W)  Function Register 3 */
1031 } DWT_Type;
1032
1033 /* DWT Control Register Definitions */
1034 #define DWT_CTRL_NUMCOMP_Pos               28U                                         /*!< DWT CTRL: NUMCOMP Position */
1035 #define DWT_CTRL_NUMCOMP_Msk               (0xFUL << DWT_CTRL_NUMCOMP_Pos)             /*!< DWT CTRL: NUMCOMP Mask */
1036
1037 #define DWT_CTRL_NOTRCPKT_Pos              27U                                         /*!< DWT CTRL: NOTRCPKT Position */
1038 #define DWT_CTRL_NOTRCPKT_Msk              (0x1UL << DWT_CTRL_NOTRCPKT_Pos)            /*!< DWT CTRL: NOTRCPKT Mask */
1039
1040 #define DWT_CTRL_NOEXTTRIG_Pos             26U                                         /*!< DWT CTRL: NOEXTTRIG Position */
1041 #define DWT_CTRL_NOEXTTRIG_Msk             (0x1UL << DWT_CTRL_NOEXTTRIG_Pos)           /*!< DWT CTRL: NOEXTTRIG Mask */
1042
1043 #define DWT_CTRL_NOCYCCNT_Pos              25U                                         /*!< DWT CTRL: NOCYCCNT Position */
1044 #define DWT_CTRL_NOCYCCNT_Msk              (0x1UL << DWT_CTRL_NOCYCCNT_Pos)            /*!< DWT CTRL: NOCYCCNT Mask */
1045
1046 #define DWT_CTRL_NOPRFCNT_Pos              24U                                         /*!< DWT CTRL: NOPRFCNT Position */
1047 #define DWT_CTRL_NOPRFCNT_Msk              (0x1UL << DWT_CTRL_NOPRFCNT_Pos)            /*!< DWT CTRL: NOPRFCNT Mask */
1048
1049 #define DWT_CTRL_CYCEVTENA_Pos             22U                                         /*!< DWT CTRL: CYCEVTENA Position */
1050 #define DWT_CTRL_CYCEVTENA_Msk             (0x1UL << DWT_CTRL_CYCEVTENA_Pos)           /*!< DWT CTRL: CYCEVTENA Mask */
1051
1052 #define DWT_CTRL_FOLDEVTENA_Pos            21U                                         /*!< DWT CTRL: FOLDEVTENA Position */
1053 #define DWT_CTRL_FOLDEVTENA_Msk            (0x1UL << DWT_CTRL_FOLDEVTENA_Pos)          /*!< DWT CTRL: FOLDEVTENA Mask */
1054
1055 #define DWT_CTRL_LSUEVTENA_Pos             20U                                         /*!< DWT CTRL: LSUEVTENA Position */
1056 #define DWT_CTRL_LSUEVTENA_Msk             (0x1UL << DWT_CTRL_LSUEVTENA_Pos)           /*!< DWT CTRL: LSUEVTENA Mask */
1057
1058 #define DWT_CTRL_SLEEPEVTENA_Pos           19U                                         /*!< DWT CTRL: SLEEPEVTENA Position */
1059 #define DWT_CTRL_SLEEPEVTENA_Msk           (0x1UL << DWT_CTRL_SLEEPEVTENA_Pos)         /*!< DWT CTRL: SLEEPEVTENA Mask */
1060
1061 #define DWT_CTRL_EXCEVTENA_Pos             18U                                         /*!< DWT CTRL: EXCEVTENA Position */
1062 #define DWT_CTRL_EXCEVTENA_Msk             (0x1UL << DWT_CTRL_EXCEVTENA_Pos)           /*!< DWT CTRL: EXCEVTENA Mask */
1063
1064 #define DWT_CTRL_CPIEVTENA_Pos             17U                                         /*!< DWT CTRL: CPIEVTENA Position */
1065 #define DWT_CTRL_CPIEVTENA_Msk             (0x1UL << DWT_CTRL_CPIEVTENA_Pos)           /*!< DWT CTRL: CPIEVTENA Mask */
1066
1067 #define DWT_CTRL_EXCTRCENA_Pos             16U                                         /*!< DWT CTRL: EXCTRCENA Position */
1068 #define DWT_CTRL_EXCTRCENA_Msk             (0x1UL << DWT_CTRL_EXCTRCENA_Pos)           /*!< DWT CTRL: EXCTRCENA Mask */
1069
1070 #define DWT_CTRL_PCSAMPLENA_Pos            12U                                         /*!< DWT CTRL: PCSAMPLENA Position */
1071 #define DWT_CTRL_PCSAMPLENA_Msk            (0x1UL << DWT_CTRL_PCSAMPLENA_Pos)          /*!< DWT CTRL: PCSAMPLENA Mask */
1072
1073 #define DWT_CTRL_SYNCTAP_Pos               10U                                         /*!< DWT CTRL: SYNCTAP Position */
1074 #define DWT_CTRL_SYNCTAP_Msk               (0x3UL << DWT_CTRL_SYNCTAP_Pos)             /*!< DWT CTRL: SYNCTAP Mask */
1075
1076 #define DWT_CTRL_CYCTAP_Pos                 9U                                         /*!< DWT CTRL: CYCTAP Position */
1077 #define DWT_CTRL_CYCTAP_Msk                (0x1UL << DWT_CTRL_CYCTAP_Pos)              /*!< DWT CTRL: CYCTAP Mask */
1078
1079 #define DWT_CTRL_POSTINIT_Pos               5U                                         /*!< DWT CTRL: POSTINIT Position */
1080 #define DWT_CTRL_POSTINIT_Msk              (0xFUL << DWT_CTRL_POSTINIT_Pos)            /*!< DWT CTRL: POSTINIT Mask */
1081
1082 #define DWT_CTRL_POSTPRESET_Pos             1U                                         /*!< DWT CTRL: POSTPRESET Position */
1083 #define DWT_CTRL_POSTPRESET_Msk            (0xFUL << DWT_CTRL_POSTPRESET_Pos)          /*!< DWT CTRL: POSTPRESET Mask */
1084
1085 #define DWT_CTRL_CYCCNTENA_Pos              0U                                         /*!< DWT CTRL: CYCCNTENA Position */
1086 #define DWT_CTRL_CYCCNTENA_Msk             (0x1UL /*<< DWT_CTRL_CYCCNTENA_Pos*/)       /*!< DWT CTRL: CYCCNTENA Mask */
1087
1088 /* DWT CPI Count Register Definitions */
1089 #define DWT_CPICNT_CPICNT_Pos               0U                                         /*!< DWT CPICNT: CPICNT Position */
1090 #define DWT_CPICNT_CPICNT_Msk              (0xFFUL /*<< DWT_CPICNT_CPICNT_Pos*/)       /*!< DWT CPICNT: CPICNT Mask */
1091
1092 /* DWT Exception Overhead Count Register Definitions */
1093 #define DWT_EXCCNT_EXCCNT_Pos               0U                                         /*!< DWT EXCCNT: EXCCNT Position */
1094 #define DWT_EXCCNT_EXCCNT_Msk              (0xFFUL /*<< DWT_EXCCNT_EXCCNT_Pos*/)       /*!< DWT EXCCNT: EXCCNT Mask */
1095
1096 /* DWT Sleep Count Register Definitions */
1097 #define DWT_SLEEPCNT_SLEEPCNT_Pos           0U                                         /*!< DWT SLEEPCNT: SLEEPCNT Position */
1098 #define DWT_SLEEPCNT_SLEEPCNT_Msk          (0xFFUL /*<< DWT_SLEEPCNT_SLEEPCNT_Pos*/)   /*!< DWT SLEEPCNT: SLEEPCNT Mask */
1099
1100 /* DWT LSU Count Register Definitions */
1101 #define DWT_LSUCNT_LSUCNT_Pos               0U                                         /*!< DWT LSUCNT: LSUCNT Position */
1102 #define DWT_LSUCNT_LSUCNT_Msk              (0xFFUL /*<< DWT_LSUCNT_LSUCNT_Pos*/)       /*!< DWT LSUCNT: LSUCNT Mask */
1103
1104 /* DWT Folded-instruction Count Register Definitions */
1105 #define DWT_FOLDCNT_FOLDCNT_Pos             0U                                         /*!< DWT FOLDCNT: FOLDCNT Position */
1106 #define DWT_FOLDCNT_FOLDCNT_Msk            (0xFFUL /*<< DWT_FOLDCNT_FOLDCNT_Pos*/)     /*!< DWT FOLDCNT: FOLDCNT Mask */
1107
1108 /* DWT Comparator Mask Register Definitions */
1109 #define DWT_MASK_MASK_Pos                   0U                                         /*!< DWT MASK: MASK Position */
1110 #define DWT_MASK_MASK_Msk                  (0x1FUL /*<< DWT_MASK_MASK_Pos*/)           /*!< DWT MASK: MASK Mask */
1111
1112 /* DWT Comparator Function Register Definitions */
1113 #define DWT_FUNCTION_MATCHED_Pos           24U                                         /*!< DWT FUNCTION: MATCHED Position */
1114 #define DWT_FUNCTION_MATCHED_Msk           (0x1UL << DWT_FUNCTION_MATCHED_Pos)         /*!< DWT FUNCTION: MATCHED Mask */
1115
1116 #define DWT_FUNCTION_DATAVADDR1_Pos        16U                                         /*!< DWT FUNCTION: DATAVADDR1 Position */
1117 #define DWT_FUNCTION_DATAVADDR1_Msk        (0xFUL << DWT_FUNCTION_DATAVADDR1_Pos)      /*!< DWT FUNCTION: DATAVADDR1 Mask */
1118
1119 #define DWT_FUNCTION_DATAVADDR0_Pos        12U                                         /*!< DWT FUNCTION: DATAVADDR0 Position */
1120 #define DWT_FUNCTION_DATAVADDR0_Msk        (0xFUL << DWT_FUNCTION_DATAVADDR0_Pos)      /*!< DWT FUNCTION: DATAVADDR0 Mask */
1121
1122 #define DWT_FUNCTION_DATAVSIZE_Pos         10U                                         /*!< DWT FUNCTION: DATAVSIZE Position */
1123 #define DWT_FUNCTION_DATAVSIZE_Msk         (0x3UL << DWT_FUNCTION_DATAVSIZE_Pos)       /*!< DWT FUNCTION: DATAVSIZE Mask */
1124
1125 #define DWT_FUNCTION_LNK1ENA_Pos            9U                                         /*!< DWT FUNCTION: LNK1ENA Position */
1126 #define DWT_FUNCTION_LNK1ENA_Msk           (0x1UL << DWT_FUNCTION_LNK1ENA_Pos)         /*!< DWT FUNCTION: LNK1ENA Mask */
1127
1128 #define DWT_FUNCTION_DATAVMATCH_Pos         8U                                         /*!< DWT FUNCTION: DATAVMATCH Position */
1129 #define DWT_FUNCTION_DATAVMATCH_Msk        (0x1UL << DWT_FUNCTION_DATAVMATCH_Pos)      /*!< DWT FUNCTION: DATAVMATCH Mask */
1130
1131 #define DWT_FUNCTION_CYCMATCH_Pos           7U                                         /*!< DWT FUNCTION: CYCMATCH Position */
1132 #define DWT_FUNCTION_CYCMATCH_Msk          (0x1UL << DWT_FUNCTION_CYCMATCH_Pos)        /*!< DWT FUNCTION: CYCMATCH Mask */
1133
1134 #define DWT_FUNCTION_EMITRANGE_Pos          5U                                         /*!< DWT FUNCTION: EMITRANGE Position */
1135 #define DWT_FUNCTION_EMITRANGE_Msk         (0x1UL << DWT_FUNCTION_EMITRANGE_Pos)       /*!< DWT FUNCTION: EMITRANGE Mask */
1136
1137 #define DWT_FUNCTION_FUNCTION_Pos           0U                                         /*!< DWT FUNCTION: FUNCTION Position */
1138 #define DWT_FUNCTION_FUNCTION_Msk          (0xFUL /*<< DWT_FUNCTION_FUNCTION_Pos*/)    /*!< DWT FUNCTION: FUNCTION Mask */
1139
1140 /*@}*/ /* end of group CMSIS_DWT */
1141
1142
1143 /**
1144   \ingroup  CMSIS_core_register
1145   \defgroup CMSIS_TPI     Trace Port Interface (TPI)
1146   \brief    Type definitions for the Trace Port Interface (TPI)
1147   @{
1148  */
1149
1150 /**
1151   \brief  Structure type to access the Trace Port Interface Register (TPI).
1152  */
1153 typedef struct
1154 {
1155   __IOM uint32_t SSPSR;                  /*!< Offset: 0x000 (R/ )  Supported Parallel Port Size Register */
1156   __IOM uint32_t CSPSR;                  /*!< Offset: 0x004 (R/W)  Current Parallel Port Size Register */
1157         uint32_t RESERVED0[2U];
1158   __IOM uint32_t ACPR;                   /*!< Offset: 0x010 (R/W)  Asynchronous Clock Prescaler Register */
1159         uint32_t RESERVED1[55U];
1160   __IOM uint32_t SPPR;                   /*!< Offset: 0x0F0 (R/W)  Selected Pin Protocol Register */
1161         uint32_t RESERVED2[131U];
1162   __IM  uint32_t FFSR;                   /*!< Offset: 0x300 (R/ )  Formatter and Flush Status Register */
1163   __IOM uint32_t FFCR;                   /*!< Offset: 0x304 (R/W)  Formatter and Flush Control Register */
1164   __IM  uint32_t FSCR;                   /*!< Offset: 0x308 (R/ )  Formatter Synchronization Counter Register */
1165         uint32_t RESERVED3[759U];
1166   __IM  uint32_t TRIGGER;                /*!< Offset: 0xEE8 (R/ )  TRIGGER */
1167   __IM  uint32_t FIFO0;                  /*!< Offset: 0xEEC (R/ )  Integration ETM Data */
1168   __IM  uint32_t ITATBCTR2;              /*!< Offset: 0xEF0 (R/ )  ITATBCTR2 */
1169         uint32_t RESERVED4[1U];
1170   __IM  uint32_t ITATBCTR0;              /*!< Offset: 0xEF8 (R/ )  ITATBCTR0 */
1171   __IM  uint32_t FIFO1;                  /*!< Offset: 0xEFC (R/ )  Integration ITM Data */
1172   __IOM uint32_t ITCTRL;                 /*!< Offset: 0xF00 (R/W)  Integration Mode Control */
1173         uint32_t RESERVED5[39U];
1174   __IOM uint32_t CLAIMSET;               /*!< Offset: 0xFA0 (R/W)  Claim tag set */
1175   __IOM uint32_t CLAIMCLR;               /*!< Offset: 0xFA4 (R/W)  Claim tag clear */
1176         uint32_t RESERVED7[8U];
1177   __IM  uint32_t DEVID;                  /*!< Offset: 0xFC8 (R/ )  TPIU_DEVID */
1178   __IM  uint32_t DEVTYPE;                /*!< Offset: 0xFCC (R/ )  TPIU_DEVTYPE */
1179 } TPI_Type;
1180
1181 /* TPI Asynchronous Clock Prescaler Register Definitions */
1182 #define TPI_ACPR_PRESCALER_Pos              0U                                         /*!< TPI ACPR: PRESCALER Position */
1183 #define TPI_ACPR_PRESCALER_Msk             (0x1FFFUL /*<< TPI_ACPR_PRESCALER_Pos*/)    /*!< TPI ACPR: PRESCALER Mask */
1184
1185 /* TPI Selected Pin Protocol Register Definitions */
1186 #define TPI_SPPR_TXMODE_Pos                 0U                                         /*!< TPI SPPR: TXMODE Position */
1187 #define TPI_SPPR_TXMODE_Msk                (0x3UL /*<< TPI_SPPR_TXMODE_Pos*/)          /*!< TPI SPPR: TXMODE Mask */
1188
1189 /* TPI Formatter and Flush Status Register Definitions */
1190 #define TPI_FFSR_FtNonStop_Pos              3U                                         /*!< TPI FFSR: FtNonStop Position */
1191 #define TPI_FFSR_FtNonStop_Msk             (0x1UL << TPI_FFSR_FtNonStop_Pos)           /*!< TPI FFSR: FtNonStop Mask */
1192
1193 #define TPI_FFSR_TCPresent_Pos              2U                                         /*!< TPI FFSR: TCPresent Position */
1194 #define TPI_FFSR_TCPresent_Msk             (0x1UL << TPI_FFSR_TCPresent_Pos)           /*!< TPI FFSR: TCPresent Mask */
1195
1196 #define TPI_FFSR_FtStopped_Pos              1U                                         /*!< TPI FFSR: FtStopped Position */
1197 #define TPI_FFSR_FtStopped_Msk             (0x1UL << TPI_FFSR_FtStopped_Pos)           /*!< TPI FFSR: FtStopped Mask */
1198
1199 #define TPI_FFSR_FlInProg_Pos               0U                                         /*!< TPI FFSR: FlInProg Position */
1200 #define TPI_FFSR_FlInProg_Msk              (0x1UL /*<< TPI_FFSR_FlInProg_Pos*/)        /*!< TPI FFSR: FlInProg Mask */
1201
1202 /* TPI Formatter and Flush Control Register Definitions */
1203 #define TPI_FFCR_TrigIn_Pos                 8U                                         /*!< TPI FFCR: TrigIn Position */
1204 #define TPI_FFCR_TrigIn_Msk                (0x1UL << TPI_FFCR_TrigIn_Pos)              /*!< TPI FFCR: TrigIn Mask */
1205
1206 #define TPI_FFCR_EnFCont_Pos                1U                                         /*!< TPI FFCR: EnFCont Position */
1207 #define TPI_FFCR_EnFCont_Msk               (0x1UL << TPI_FFCR_EnFCont_Pos)             /*!< TPI FFCR: EnFCont Mask */
1208
1209 /* TPI TRIGGER Register Definitions */
1210 #define TPI_TRIGGER_TRIGGER_Pos             0U                                         /*!< TPI TRIGGER: TRIGGER Position */
1211 #define TPI_TRIGGER_TRIGGER_Msk            (0x1UL /*<< TPI_TRIGGER_TRIGGER_Pos*/)      /*!< TPI TRIGGER: TRIGGER Mask */
1212
1213 /* TPI Integration ETM Data Register Definitions (FIFO0) */
1214 #define TPI_FIFO0_ITM_ATVALID_Pos          29U                                         /*!< TPI FIFO0: ITM_ATVALID Position */
1215 #define TPI_FIFO0_ITM_ATVALID_Msk          (0x3UL << TPI_FIFO0_ITM_ATVALID_Pos)        /*!< TPI FIFO0: ITM_ATVALID Mask */
1216
1217 #define TPI_FIFO0_ITM_bytecount_Pos        27U                                         /*!< TPI FIFO0: ITM_bytecount Position */
1218 #define TPI_FIFO0_ITM_bytecount_Msk        (0x3UL << TPI_FIFO0_ITM_bytecount_Pos)      /*!< TPI FIFO0: ITM_bytecount Mask */
1219
1220 #define TPI_FIFO0_ETM_ATVALID_Pos          26U                                         /*!< TPI FIFO0: ETM_ATVALID Position */
1221 #define TPI_FIFO0_ETM_ATVALID_Msk          (0x3UL << TPI_FIFO0_ETM_ATVALID_Pos)        /*!< TPI FIFO0: ETM_ATVALID Mask */
1222
1223 #define TPI_FIFO0_ETM_bytecount_Pos        24U                                         /*!< TPI FIFO0: ETM_bytecount Position */
1224 #define TPI_FIFO0_ETM_bytecount_Msk        (0x3UL << TPI_FIFO0_ETM_bytecount_Pos)      /*!< TPI FIFO0: ETM_bytecount Mask */
1225
1226 #define TPI_FIFO0_ETM2_Pos                 16U                                         /*!< TPI FIFO0: ETM2 Position */
1227 #define TPI_FIFO0_ETM2_Msk                 (0xFFUL << TPI_FIFO0_ETM2_Pos)              /*!< TPI FIFO0: ETM2 Mask */
1228
1229 #define TPI_FIFO0_ETM1_Pos                  8U                                         /*!< TPI FIFO0: ETM1 Position */
1230 #define TPI_FIFO0_ETM1_Msk                 (0xFFUL << TPI_FIFO0_ETM1_Pos)              /*!< TPI FIFO0: ETM1 Mask */
1231
1232 #define TPI_FIFO0_ETM0_Pos                  0U                                         /*!< TPI FIFO0: ETM0 Position */
1233 #define TPI_FIFO0_ETM0_Msk                 (0xFFUL /*<< TPI_FIFO0_ETM0_Pos*/)          /*!< TPI FIFO0: ETM0 Mask */
1234
1235 /* TPI ITATBCTR2 Register Definitions */
1236 #define TPI_ITATBCTR2_ATREADY_Pos           0U                                         /*!< TPI ITATBCTR2: ATREADY Position */
1237 #define TPI_ITATBCTR2_ATREADY_Msk          (0x1UL /*<< TPI_ITATBCTR2_ATREADY_Pos*/)    /*!< TPI ITATBCTR2: ATREADY Mask */
1238
1239 /* TPI Integration ITM Data Register Definitions (FIFO1) */
1240 #define TPI_FIFO1_ITM_ATVALID_Pos          29U                                         /*!< TPI FIFO1: ITM_ATVALID Position */
1241 #define TPI_FIFO1_ITM_ATVALID_Msk          (0x3UL << TPI_FIFO1_ITM_ATVALID_Pos)        /*!< TPI FIFO1: ITM_ATVALID Mask */
1242
1243 #define TPI_FIFO1_ITM_bytecount_Pos        27U                                         /*!< TPI FIFO1: ITM_bytecount Position */
1244 #define TPI_FIFO1_ITM_bytecount_Msk        (0x3UL << TPI_FIFO1_ITM_bytecount_Pos)      /*!< TPI FIFO1: ITM_bytecount Mask */
1245
1246 #define TPI_FIFO1_ETM_ATVALID_Pos          26U                                         /*!< TPI FIFO1: ETM_ATVALID Position */
1247 #define TPI_FIFO1_ETM_ATVALID_Msk          (0x3UL << TPI_FIFO1_ETM_ATVALID_Pos)        /*!< TPI FIFO1: ETM_ATVALID Mask */
1248
1249 #define TPI_FIFO1_ETM_bytecount_Pos        24U                                         /*!< TPI FIFO1: ETM_bytecount Position */
1250 #define TPI_FIFO1_ETM_bytecount_Msk        (0x3UL << TPI_FIFO1_ETM_bytecount_Pos)      /*!< TPI FIFO1: ETM_bytecount Mask */
1251
1252 #define TPI_FIFO1_ITM2_Pos                 16U                                         /*!< TPI FIFO1: ITM2 Position */
1253 #define TPI_FIFO1_ITM2_Msk                 (0xFFUL << TPI_FIFO1_ITM2_Pos)              /*!< TPI FIFO1: ITM2 Mask */
1254
1255 #define TPI_FIFO1_ITM1_Pos                  8U                                         /*!< TPI FIFO1: ITM1 Position */
1256 #define TPI_FIFO1_ITM1_Msk                 (0xFFUL << TPI_FIFO1_ITM1_Pos)              /*!< TPI FIFO1: ITM1 Mask */
1257
1258 #define TPI_FIFO1_ITM0_Pos                  0U                                         /*!< TPI FIFO1: ITM0 Position */
1259 #define TPI_FIFO1_ITM0_Msk                 (0xFFUL /*<< TPI_FIFO1_ITM0_Pos*/)          /*!< TPI FIFO1: ITM0 Mask */
1260
1261 /* TPI ITATBCTR0 Register Definitions */
1262 #define TPI_ITATBCTR0_ATREADY_Pos           0U                                         /*!< TPI ITATBCTR0: ATREADY Position */
1263 #define TPI_ITATBCTR0_ATREADY_Msk          (0x1UL /*<< TPI_ITATBCTR0_ATREADY_Pos*/)    /*!< TPI ITATBCTR0: ATREADY Mask */
1264
1265 /* TPI Integration Mode Control Register Definitions */
1266 #define TPI_ITCTRL_Mode_Pos                 0U                                         /*!< TPI ITCTRL: Mode Position */
1267 #define TPI_ITCTRL_Mode_Msk                (0x1UL /*<< TPI_ITCTRL_Mode_Pos*/)          /*!< TPI ITCTRL: Mode Mask */
1268
1269 /* TPI DEVID Register Definitions */
1270 #define TPI_DEVID_NRZVALID_Pos             11U                                         /*!< TPI DEVID: NRZVALID Position */
1271 #define TPI_DEVID_NRZVALID_Msk             (0x1UL << TPI_DEVID_NRZVALID_Pos)           /*!< TPI DEVID: NRZVALID Mask */
1272
1273 #define TPI_DEVID_MANCVALID_Pos            10U                                         /*!< TPI DEVID: MANCVALID Position */
1274 #define TPI_DEVID_MANCVALID_Msk            (0x1UL << TPI_DEVID_MANCVALID_Pos)          /*!< TPI DEVID: MANCVALID Mask */
1275
1276 #define TPI_DEVID_PTINVALID_Pos             9U                                         /*!< TPI DEVID: PTINVALID Position */
1277 #define TPI_DEVID_PTINVALID_Msk            (0x1UL << TPI_DEVID_PTINVALID_Pos)          /*!< TPI DEVID: PTINVALID Mask */
1278
1279 #define TPI_DEVID_MinBufSz_Pos              6U                                         /*!< TPI DEVID: MinBufSz Position */
1280 #define TPI_DEVID_MinBufSz_Msk             (0x7UL << TPI_DEVID_MinBufSz_Pos)           /*!< TPI DEVID: MinBufSz Mask */
1281
1282 #define TPI_DEVID_AsynClkIn_Pos             5U                                         /*!< TPI DEVID: AsynClkIn Position */
1283 #define TPI_DEVID_AsynClkIn_Msk            (0x1UL << TPI_DEVID_AsynClkIn_Pos)          /*!< TPI DEVID: AsynClkIn Mask */
1284
1285 #define TPI_DEVID_NrTraceInput_Pos          0U                                         /*!< TPI DEVID: NrTraceInput Position */
1286 #define TPI_DEVID_NrTraceInput_Msk         (0x1FUL /*<< TPI_DEVID_NrTraceInput_Pos*/)  /*!< TPI DEVID: NrTraceInput Mask */
1287
1288 /* TPI DEVTYPE Register Definitions */
1289 #define TPI_DEVTYPE_MajorType_Pos           4U                                         /*!< TPI DEVTYPE: MajorType Position */
1290 #define TPI_DEVTYPE_MajorType_Msk          (0xFUL << TPI_DEVTYPE_MajorType_Pos)        /*!< TPI DEVTYPE: MajorType Mask */
1291
1292 #define TPI_DEVTYPE_SubType_Pos             0U                                         /*!< TPI DEVTYPE: SubType Position */
1293 #define TPI_DEVTYPE_SubType_Msk            (0xFUL /*<< TPI_DEVTYPE_SubType_Pos*/)      /*!< TPI DEVTYPE: SubType Mask */
1294
1295 /*@}*/ /* end of group CMSIS_TPI */
1296
1297
1298 #if defined (__MPU_PRESENT) && (__MPU_PRESENT == 1U)
1299 /**
1300   \ingroup  CMSIS_core_register
1301   \defgroup CMSIS_MPU     Memory Protection Unit (MPU)
1302   \brief    Type definitions for the Memory Protection Unit (MPU)
1303   @{
1304  */
1305
1306 /**
1307   \brief  Structure type to access the Memory Protection Unit (MPU).
1308  */
1309 typedef struct
1310 {
1311   __IM  uint32_t TYPE;                   /*!< Offset: 0x000 (R/ )  MPU Type Register */
1312   __IOM uint32_t CTRL;                   /*!< Offset: 0x004 (R/W)  MPU Control Register */
1313   __IOM uint32_t RNR;                    /*!< Offset: 0x008 (R/W)  MPU Region RNRber Register */
1314   __IOM uint32_t RBAR;                   /*!< Offset: 0x00C (R/W)  MPU Region Base Address Register */
1315   __IOM uint32_t RASR;                   /*!< Offset: 0x010 (R/W)  MPU Region Attribute and Size Register */
1316   __IOM uint32_t RBAR_A1;                /*!< Offset: 0x014 (R/W)  MPU Alias 1 Region Base Address Register */
1317   __IOM uint32_t RASR_A1;                /*!< Offset: 0x018 (R/W)  MPU Alias 1 Region Attribute and Size Register */
1318   __IOM uint32_t RBAR_A2;                /*!< Offset: 0x01C (R/W)  MPU Alias 2 Region Base Address Register */
1319   __IOM uint32_t RASR_A2;                /*!< Offset: 0x020 (R/W)  MPU Alias 2 Region Attribute and Size Register */
1320   __IOM uint32_t RBAR_A3;                /*!< Offset: 0x024 (R/W)  MPU Alias 3 Region Base Address Register */
1321   __IOM uint32_t RASR_A3;                /*!< Offset: 0x028 (R/W)  MPU Alias 3 Region Attribute and Size Register */
1322 } MPU_Type;
1323
1324 /* MPU Type Register Definitions */
1325 #define MPU_TYPE_IREGION_Pos               16U                                            /*!< MPU TYPE: IREGION Position */
1326 #define MPU_TYPE_IREGION_Msk               (0xFFUL << MPU_TYPE_IREGION_Pos)               /*!< MPU TYPE: IREGION Mask */
1327
1328 #define MPU_TYPE_DREGION_Pos                8U                                            /*!< MPU TYPE: DREGION Position */
1329 #define MPU_TYPE_DREGION_Msk               (0xFFUL << MPU_TYPE_DREGION_Pos)               /*!< MPU TYPE: DREGION Mask */
1330
1331 #define MPU_TYPE_SEPARATE_Pos               0U                                            /*!< MPU TYPE: SEPARATE Position */
1332 #define MPU_TYPE_SEPARATE_Msk              (1UL /*<< MPU_TYPE_SEPARATE_Pos*/)             /*!< MPU TYPE: SEPARATE Mask */
1333
1334 /* MPU Control Register Definitions */
1335 #define MPU_CTRL_PRIVDEFENA_Pos             2U                                            /*!< MPU CTRL: PRIVDEFENA Position */
1336 #define MPU_CTRL_PRIVDEFENA_Msk            (1UL << MPU_CTRL_PRIVDEFENA_Pos)               /*!< MPU CTRL: PRIVDEFENA Mask */
1337
1338 #define MPU_CTRL_HFNMIENA_Pos               1U                                            /*!< MPU CTRL: HFNMIENA Position */
1339 #define MPU_CTRL_HFNMIENA_Msk              (1UL << MPU_CTRL_HFNMIENA_Pos)                 /*!< MPU CTRL: HFNMIENA Mask */
1340
1341 #define MPU_CTRL_ENABLE_Pos                 0U                                            /*!< MPU CTRL: ENABLE Position */
1342 #define MPU_CTRL_ENABLE_Msk                (1UL /*<< MPU_CTRL_ENABLE_Pos*/)               /*!< MPU CTRL: ENABLE Mask */
1343
1344 /* MPU Region Number Register Definitions */
1345 #define MPU_RNR_REGION_Pos                  0U                                            /*!< MPU RNR: REGION Position */
1346 #define MPU_RNR_REGION_Msk                 (0xFFUL /*<< MPU_RNR_REGION_Pos*/)             /*!< MPU RNR: REGION Mask */
1347
1348 /* MPU Region Base Address Register Definitions */
1349 #define MPU_RBAR_ADDR_Pos                   5U                                            /*!< MPU RBAR: ADDR Position */
1350 #define MPU_RBAR_ADDR_Msk                  (0x7FFFFFFUL << MPU_RBAR_ADDR_Pos)             /*!< MPU RBAR: ADDR Mask */
1351
1352 #define MPU_RBAR_VALID_Pos                  4U                                            /*!< MPU RBAR: VALID Position */
1353 #define MPU_RBAR_VALID_Msk                 (1UL << MPU_RBAR_VALID_Pos)                    /*!< MPU RBAR: VALID Mask */
1354
1355 #define MPU_RBAR_REGION_Pos                 0U                                            /*!< MPU RBAR: REGION Position */
1356 #define MPU_RBAR_REGION_Msk                (0xFUL /*<< MPU_RBAR_REGION_Pos*/)             /*!< MPU RBAR: REGION Mask */
1357
1358 /* MPU Region Attribute and Size Register Definitions */
1359 #define MPU_RASR_ATTRS_Pos                 16U                                            /*!< MPU RASR: MPU Region Attribute field Position */
1360 #define MPU_RASR_ATTRS_Msk                 (0xFFFFUL << MPU_RASR_ATTRS_Pos)               /*!< MPU RASR: MPU Region Attribute field Mask */
1361
1362 #define MPU_RASR_XN_Pos                    28U                                            /*!< MPU RASR: ATTRS.XN Position */
1363 #define MPU_RASR_XN_Msk                    (1UL << MPU_RASR_XN_Pos)                       /*!< MPU RASR: ATTRS.XN Mask */
1364
1365 #define MPU_RASR_AP_Pos                    24U                                            /*!< MPU RASR: ATTRS.AP Position */
1366 #define MPU_RASR_AP_Msk                    (0x7UL << MPU_RASR_AP_Pos)                     /*!< MPU RASR: ATTRS.AP Mask */
1367
1368 #define MPU_RASR_TEX_Pos                   19U                                            /*!< MPU RASR: ATTRS.TEX Position */
1369 #define MPU_RASR_TEX_Msk                   (0x7UL << MPU_RASR_TEX_Pos)                    /*!< MPU RASR: ATTRS.TEX Mask */
1370
1371 #define MPU_RASR_S_Pos                     18U                                            /*!< MPU RASR: ATTRS.S Position */
1372 #define MPU_RASR_S_Msk                     (1UL << MPU_RASR_S_Pos)                        /*!< MPU RASR: ATTRS.S Mask */
1373
1374 #define MPU_RASR_C_Pos                     17U                                            /*!< MPU RASR: ATTRS.C Position */
1375 #define MPU_RASR_C_Msk                     (1UL << MPU_RASR_C_Pos)                        /*!< MPU RASR: ATTRS.C Mask */
1376
1377 #define MPU_RASR_B_Pos                     16U                                            /*!< MPU RASR: ATTRS.B Position */
1378 #define MPU_RASR_B_Msk                     (1UL << MPU_RASR_B_Pos)                        /*!< MPU RASR: ATTRS.B Mask */
1379
1380 #define MPU_RASR_SRD_Pos                    8U                                            /*!< MPU RASR: Sub-Region Disable Position */
1381 #define MPU_RASR_SRD_Msk                   (0xFFUL << MPU_RASR_SRD_Pos)                   /*!< MPU RASR: Sub-Region Disable Mask */
1382
1383 #define MPU_RASR_SIZE_Pos                   1U                                            /*!< MPU RASR: Region Size Field Position */
1384 #define MPU_RASR_SIZE_Msk                  (0x1FUL << MPU_RASR_SIZE_Pos)                  /*!< MPU RASR: Region Size Field Mask */
1385
1386 #define MPU_RASR_ENABLE_Pos                 0U                                            /*!< MPU RASR: Region enable bit Position */
1387 #define MPU_RASR_ENABLE_Msk                (1UL /*<< MPU_RASR_ENABLE_Pos*/)               /*!< MPU RASR: Region enable bit Disable Mask */
1388
1389 /*@} end of group CMSIS_MPU */
1390 #endif /* defined (__MPU_PRESENT) && (__MPU_PRESENT == 1U) */
1391
1392
1393 /**
1394   \ingroup  CMSIS_core_register
1395   \defgroup CMSIS_FPU     Floating Point Unit (FPU)
1396   \brief    Type definitions for the Floating Point Unit (FPU)
1397   @{
1398  */
1399
1400 /**
1401   \brief  Structure type to access the Floating Point Unit (FPU).
1402  */
1403 typedef struct
1404 {
1405         uint32_t RESERVED0[1U];
1406   __IOM uint32_t FPCCR;                  /*!< Offset: 0x004 (R/W)  Floating-Point Context Control Register */
1407   __IOM uint32_t FPCAR;                  /*!< Offset: 0x008 (R/W)  Floating-Point Context Address Register */
1408   __IOM uint32_t FPDSCR;                 /*!< Offset: 0x00C (R/W)  Floating-Point Default Status Control Register */
1409   __IM  uint32_t MVFR0;                  /*!< Offset: 0x010 (R/ )  Media and FP Feature Register 0 */
1410   __IM  uint32_t MVFR1;                  /*!< Offset: 0x014 (R/ )  Media and FP Feature Register 1 */
1411 } FPU_Type;
1412
1413 /* Floating-Point Context Control Register Definitions */
1414 #define FPU_FPCCR_ASPEN_Pos                31U                                            /*!< FPCCR: ASPEN bit Position */
1415 #define FPU_FPCCR_ASPEN_Msk                (1UL << FPU_FPCCR_ASPEN_Pos)                   /*!< FPCCR: ASPEN bit Mask */
1416
1417 #define FPU_FPCCR_LSPEN_Pos                30U                                            /*!< FPCCR: LSPEN Position */
1418 #define FPU_FPCCR_LSPEN_Msk                (1UL << FPU_FPCCR_LSPEN_Pos)                   /*!< FPCCR: LSPEN bit Mask */
1419
1420 #define FPU_FPCCR_MONRDY_Pos                8U                                            /*!< FPCCR: MONRDY Position */
1421 #define FPU_FPCCR_MONRDY_Msk               (1UL << FPU_FPCCR_MONRDY_Pos)                  /*!< FPCCR: MONRDY bit Mask */
1422
1423 #define FPU_FPCCR_BFRDY_Pos                 6U                                            /*!< FPCCR: BFRDY Position */
1424 #define FPU_FPCCR_BFRDY_Msk                (1UL << FPU_FPCCR_BFRDY_Pos)                   /*!< FPCCR: BFRDY bit Mask */
1425
1426 #define FPU_FPCCR_MMRDY_Pos                 5U                                            /*!< FPCCR: MMRDY Position */
1427 #define FPU_FPCCR_MMRDY_Msk                (1UL << FPU_FPCCR_MMRDY_Pos)                   /*!< FPCCR: MMRDY bit Mask */
1428
1429 #define FPU_FPCCR_HFRDY_Pos                 4U                                            /*!< FPCCR: HFRDY Position */
1430 #define FPU_FPCCR_HFRDY_Msk                (1UL << FPU_FPCCR_HFRDY_Pos)                   /*!< FPCCR: HFRDY bit Mask */
1431
1432 #define FPU_FPCCR_THREAD_Pos                3U                                            /*!< FPCCR: processor mode bit Position */
1433 #define FPU_FPCCR_THREAD_Msk               (1UL << FPU_FPCCR_THREAD_Pos)                  /*!< FPCCR: processor mode active bit Mask */
1434
1435 #define FPU_FPCCR_USER_Pos                  1U                                            /*!< FPCCR: privilege level bit Position */
1436 #define FPU_FPCCR_USER_Msk                 (1UL << FPU_FPCCR_USER_Pos)                    /*!< FPCCR: privilege level bit Mask */
1437
1438 #define FPU_FPCCR_LSPACT_Pos                0U                                            /*!< FPCCR: Lazy state preservation active bit Position */
1439 #define FPU_FPCCR_LSPACT_Msk               (1UL /*<< FPU_FPCCR_LSPACT_Pos*/)              /*!< FPCCR: Lazy state preservation active bit Mask */
1440
1441 /* Floating-Point Context Address Register Definitions */
1442 #define FPU_FPCAR_ADDRESS_Pos               3U                                            /*!< FPCAR: ADDRESS bit Position */
1443 #define FPU_FPCAR_ADDRESS_Msk              (0x1FFFFFFFUL << FPU_FPCAR_ADDRESS_Pos)        /*!< FPCAR: ADDRESS bit Mask */
1444
1445 /* Floating-Point Default Status Control Register Definitions */
1446 #define FPU_FPDSCR_AHP_Pos                 26U                                            /*!< FPDSCR: AHP bit Position */
1447 #define FPU_FPDSCR_AHP_Msk                 (1UL << FPU_FPDSCR_AHP_Pos)                    /*!< FPDSCR: AHP bit Mask */
1448
1449 #define FPU_FPDSCR_DN_Pos                  25U                                            /*!< FPDSCR: DN bit Position */
1450 #define FPU_FPDSCR_DN_Msk                  (1UL << FPU_FPDSCR_DN_Pos)                     /*!< FPDSCR: DN bit Mask */
1451
1452 #define FPU_FPDSCR_FZ_Pos                  24U                                            /*!< FPDSCR: FZ bit Position */
1453 #define FPU_FPDSCR_FZ_Msk                  (1UL << FPU_FPDSCR_FZ_Pos)                     /*!< FPDSCR: FZ bit Mask */
1454
1455 #define FPU_FPDSCR_RMode_Pos               22U                                            /*!< FPDSCR: RMode bit Position */
1456 #define FPU_FPDSCR_RMode_Msk               (3UL << FPU_FPDSCR_RMode_Pos)                  /*!< FPDSCR: RMode bit Mask */
1457
1458 /* Media and FP Feature Register 0 Definitions */
1459 #define FPU_MVFR0_FP_rounding_modes_Pos    28U                                            /*!< MVFR0: FP rounding modes bits Position */
1460 #define FPU_MVFR0_FP_rounding_modes_Msk    (0xFUL << FPU_MVFR0_FP_rounding_modes_Pos)     /*!< MVFR0: FP rounding modes bits Mask */
1461
1462 #define FPU_MVFR0_Short_vectors_Pos        24U                                            /*!< MVFR0: Short vectors bits Position */
1463 #define FPU_MVFR0_Short_vectors_Msk        (0xFUL << FPU_MVFR0_Short_vectors_Pos)         /*!< MVFR0: Short vectors bits Mask */
1464
1465 #define FPU_MVFR0_Square_root_Pos          20U                                            /*!< MVFR0: Square root bits Position */
1466 #define FPU_MVFR0_Square_root_Msk          (0xFUL << FPU_MVFR0_Square_root_Pos)           /*!< MVFR0: Square root bits Mask */
1467
1468 #define FPU_MVFR0_Divide_Pos               16U                                            /*!< MVFR0: Divide bits Position */
1469 #define FPU_MVFR0_Divide_Msk               (0xFUL << FPU_MVFR0_Divide_Pos)                /*!< MVFR0: Divide bits Mask */
1470
1471 #define FPU_MVFR0_FP_excep_trapping_Pos    12U                                            /*!< MVFR0: FP exception trapping bits Position */
1472 #define FPU_MVFR0_FP_excep_trapping_Msk    (0xFUL << FPU_MVFR0_FP_excep_trapping_Pos)     /*!< MVFR0: FP exception trapping bits Mask */
1473
1474 #define FPU_MVFR0_Double_precision_Pos      8U                                            /*!< MVFR0: Double-precision bits Position */
1475 #define FPU_MVFR0_Double_precision_Msk     (0xFUL << FPU_MVFR0_Double_precision_Pos)      /*!< MVFR0: Double-precision bits Mask */
1476
1477 #define FPU_MVFR0_Single_precision_Pos      4U                                            /*!< MVFR0: Single-precision bits Position */
1478 #define FPU_MVFR0_Single_precision_Msk     (0xFUL << FPU_MVFR0_Single_precision_Pos)      /*!< MVFR0: Single-precision bits Mask */
1479
1480 #define FPU_MVFR0_A_SIMD_registers_Pos      0U                                            /*!< MVFR0: A_SIMD registers bits Position */
1481 #define FPU_MVFR0_A_SIMD_registers_Msk     (0xFUL /*<< FPU_MVFR0_A_SIMD_registers_Pos*/)  /*!< MVFR0: A_SIMD registers bits Mask */
1482
1483 /* Media and FP Feature Register 1 Definitions */
1484 #define FPU_MVFR1_FP_fused_MAC_Pos         28U                                            /*!< MVFR1: FP fused MAC bits Position */
1485 #define FPU_MVFR1_FP_fused_MAC_Msk         (0xFUL << FPU_MVFR1_FP_fused_MAC_Pos)          /*!< MVFR1: FP fused MAC bits Mask */
1486
1487 #define FPU_MVFR1_FP_HPFP_Pos              24U                                            /*!< MVFR1: FP HPFP bits Position */
1488 #define FPU_MVFR1_FP_HPFP_Msk              (0xFUL << FPU_MVFR1_FP_HPFP_Pos)               /*!< MVFR1: FP HPFP bits Mask */
1489
1490 #define FPU_MVFR1_D_NaN_mode_Pos            4U                                            /*!< MVFR1: D_NaN mode bits Position */
1491 #define FPU_MVFR1_D_NaN_mode_Msk           (0xFUL << FPU_MVFR1_D_NaN_mode_Pos)            /*!< MVFR1: D_NaN mode bits Mask */
1492
1493 #define FPU_MVFR1_FtZ_mode_Pos              0U                                            /*!< MVFR1: FtZ mode bits Position */
1494 #define FPU_MVFR1_FtZ_mode_Msk             (0xFUL /*<< FPU_MVFR1_FtZ_mode_Pos*/)          /*!< MVFR1: FtZ mode bits Mask */
1495
1496 /*@} end of group CMSIS_FPU */
1497
1498
1499 /**
1500   \ingroup  CMSIS_core_register
1501   \defgroup CMSIS_CoreDebug       Core Debug Registers (CoreDebug)
1502   \brief    Type definitions for the Core Debug Registers
1503   @{
1504  */
1505
1506 /**
1507   \brief  Structure type to access the Core Debug Register (CoreDebug).
1508  */
1509 typedef struct
1510 {
1511   __IOM uint32_t DHCSR;                  /*!< Offset: 0x000 (R/W)  Debug Halting Control and Status Register */
1512   __OM  uint32_t DCRSR;                  /*!< Offset: 0x004 ( /W)  Debug Core Register Selector Register */
1513   __IOM uint32_t DCRDR;                  /*!< Offset: 0x008 (R/W)  Debug Core Register Data Register */
1514   __IOM uint32_t DEMCR;                  /*!< Offset: 0x00C (R/W)  Debug Exception and Monitor Control Register */
1515 } CoreDebug_Type;
1516
1517 /* Debug Halting Control and Status Register Definitions */
1518 #define CoreDebug_DHCSR_DBGKEY_Pos         16U                                            /*!< CoreDebug DHCSR: DBGKEY Position */
1519 #define CoreDebug_DHCSR_DBGKEY_Msk         (0xFFFFUL << CoreDebug_DHCSR_DBGKEY_Pos)       /*!< CoreDebug DHCSR: DBGKEY Mask */
1520
1521 #define CoreDebug_DHCSR_S_RESET_ST_Pos     25U                                            /*!< CoreDebug DHCSR: S_RESET_ST Position */
1522 #define CoreDebug_DHCSR_S_RESET_ST_Msk     (1UL << CoreDebug_DHCSR_S_RESET_ST_Pos)        /*!< CoreDebug DHCSR: S_RESET_ST Mask */
1523
1524 #define CoreDebug_DHCSR_S_RETIRE_ST_Pos    24U                                            /*!< CoreDebug DHCSR: S_RETIRE_ST Position */
1525 #define CoreDebug_DHCSR_S_RETIRE_ST_Msk    (1UL << CoreDebug_DHCSR_S_RETIRE_ST_Pos)       /*!< CoreDebug DHCSR: S_RETIRE_ST Mask */
1526
1527 #define CoreDebug_DHCSR_S_LOCKUP_Pos       19U                                            /*!< CoreDebug DHCSR: S_LOCKUP Position */
1528 #define CoreDebug_DHCSR_S_LOCKUP_Msk       (1UL << CoreDebug_DHCSR_S_LOCKUP_Pos)          /*!< CoreDebug DHCSR: S_LOCKUP Mask */
1529
1530 #define CoreDebug_DHCSR_S_SLEEP_Pos        18U                                            /*!< CoreDebug DHCSR: S_SLEEP Position */
1531 #define CoreDebug_DHCSR_S_SLEEP_Msk        (1UL << CoreDebug_DHCSR_S_SLEEP_Pos)           /*!< CoreDebug DHCSR: S_SLEEP Mask */
1532
1533 #define CoreDebug_DHCSR_S_HALT_Pos         17U                                            /*!< CoreDebug DHCSR: S_HALT Position */
1534 #define CoreDebug_DHCSR_S_HALT_Msk         (1UL << CoreDebug_DHCSR_S_HALT_Pos)            /*!< CoreDebug DHCSR: S_HALT Mask */
1535
1536 #define CoreDebug_DHCSR_S_REGRDY_Pos       16U                                            /*!< CoreDebug DHCSR: S_REGRDY Position */
1537 #define CoreDebug_DHCSR_S_REGRDY_Msk       (1UL << CoreDebug_DHCSR_S_REGRDY_Pos)          /*!< CoreDebug DHCSR: S_REGRDY Mask */
1538
1539 #define CoreDebug_DHCSR_C_SNAPSTALL_Pos     5U                                            /*!< CoreDebug DHCSR: C_SNAPSTALL Position */
1540 #define CoreDebug_DHCSR_C_SNAPSTALL_Msk    (1UL << CoreDebug_DHCSR_C_SNAPSTALL_Pos)       /*!< CoreDebug DHCSR: C_SNAPSTALL Mask */
1541
1542 #define CoreDebug_DHCSR_C_MASKINTS_Pos      3U                                            /*!< CoreDebug DHCSR: C_MASKINTS Position */
1543 #define CoreDebug_DHCSR_C_MASKINTS_Msk     (1UL << CoreDebug_DHCSR_C_MASKINTS_Pos)        /*!< CoreDebug DHCSR: C_MASKINTS Mask */
1544
1545 #define CoreDebug_DHCSR_C_STEP_Pos          2U                                            /*!< CoreDebug DHCSR: C_STEP Position */
1546 #define CoreDebug_DHCSR_C_STEP_Msk         (1UL << CoreDebug_DHCSR_C_STEP_Pos)            /*!< CoreDebug DHCSR: C_STEP Mask */
1547
1548 #define CoreDebug_DHCSR_C_HALT_Pos          1U                                            /*!< CoreDebug DHCSR: C_HALT Position */
1549 #define CoreDebug_DHCSR_C_HALT_Msk         (1UL << CoreDebug_DHCSR_C_HALT_Pos)            /*!< CoreDebug DHCSR: C_HALT Mask */
1550
1551 #define CoreDebug_DHCSR_C_DEBUGEN_Pos       0U                                            /*!< CoreDebug DHCSR: C_DEBUGEN Position */
1552 #define CoreDebug_DHCSR_C_DEBUGEN_Msk      (1UL /*<< CoreDebug_DHCSR_C_DEBUGEN_Pos*/)     /*!< CoreDebug DHCSR: C_DEBUGEN Mask */
1553
1554 /* Debug Core Register Selector Register Definitions */
1555 #define CoreDebug_DCRSR_REGWnR_Pos         16U                                            /*!< CoreDebug DCRSR: REGWnR Position */
1556 #define CoreDebug_DCRSR_REGWnR_Msk         (1UL << CoreDebug_DCRSR_REGWnR_Pos)            /*!< CoreDebug DCRSR: REGWnR Mask */
1557
1558 #define CoreDebug_DCRSR_REGSEL_Pos          0U                                            /*!< CoreDebug DCRSR: REGSEL Position */
1559 #define CoreDebug_DCRSR_REGSEL_Msk         (0x1FUL /*<< CoreDebug_DCRSR_REGSEL_Pos*/)     /*!< CoreDebug DCRSR: REGSEL Mask */
1560
1561 /* Debug Exception and Monitor Control Register Definitions */
1562 #define CoreDebug_DEMCR_TRCENA_Pos         24U                                            /*!< CoreDebug DEMCR: TRCENA Position */
1563 #define CoreDebug_DEMCR_TRCENA_Msk         (1UL << CoreDebug_DEMCR_TRCENA_Pos)            /*!< CoreDebug DEMCR: TRCENA Mask */
1564
1565 #define CoreDebug_DEMCR_MON_REQ_Pos        19U                                            /*!< CoreDebug DEMCR: MON_REQ Position */
1566 #define CoreDebug_DEMCR_MON_REQ_Msk        (1UL << CoreDebug_DEMCR_MON_REQ_Pos)           /*!< CoreDebug DEMCR: MON_REQ Mask */
1567
1568 #define CoreDebug_DEMCR_MON_STEP_Pos       18U                                            /*!< CoreDebug DEMCR: MON_STEP Position */
1569 #define CoreDebug_DEMCR_MON_STEP_Msk       (1UL << CoreDebug_DEMCR_MON_STEP_Pos)          /*!< CoreDebug DEMCR: MON_STEP Mask */
1570
1571 #define CoreDebug_DEMCR_MON_PEND_Pos       17U                                            /*!< CoreDebug DEMCR: MON_PEND Position */
1572 #define CoreDebug_DEMCR_MON_PEND_Msk       (1UL << CoreDebug_DEMCR_MON_PEND_Pos)          /*!< CoreDebug DEMCR: MON_PEND Mask */
1573
1574 #define CoreDebug_DEMCR_MON_EN_Pos         16U                                            /*!< CoreDebug DEMCR: MON_EN Position */
1575 #define CoreDebug_DEMCR_MON_EN_Msk         (1UL << CoreDebug_DEMCR_MON_EN_Pos)            /*!< CoreDebug DEMCR: MON_EN Mask */
1576
1577 #define CoreDebug_DEMCR_VC_HARDERR_Pos     10U                                            /*!< CoreDebug DEMCR: VC_HARDERR Position */
1578 #define CoreDebug_DEMCR_VC_HARDERR_Msk     (1UL << CoreDebug_DEMCR_VC_HARDERR_Pos)        /*!< CoreDebug DEMCR: VC_HARDERR Mask */
1579
1580 #define CoreDebug_DEMCR_VC_INTERR_Pos       9U                                            /*!< CoreDebug DEMCR: VC_INTERR Position */
1581 #define CoreDebug_DEMCR_VC_INTERR_Msk      (1UL << CoreDebug_DEMCR_VC_INTERR_Pos)         /*!< CoreDebug DEMCR: VC_INTERR Mask */
1582
1583 #define CoreDebug_DEMCR_VC_BUSERR_Pos       8U                                            /*!< CoreDebug DEMCR: VC_BUSERR Position */
1584 #define CoreDebug_DEMCR_VC_BUSERR_Msk      (1UL << CoreDebug_DEMCR_VC_BUSERR_Pos)         /*!< CoreDebug DEMCR: VC_BUSERR Mask */
1585
1586 #define CoreDebug_DEMCR_VC_STATERR_Pos      7U                                            /*!< CoreDebug DEMCR: VC_STATERR Position */
1587 #define CoreDebug_DEMCR_VC_STATERR_Msk     (1UL << CoreDebug_DEMCR_VC_STATERR_Pos)        /*!< CoreDebug DEMCR: VC_STATERR Mask */
1588
1589 #define CoreDebug_DEMCR_VC_CHKERR_Pos       6U                                            /*!< CoreDebug DEMCR: VC_CHKERR Position */
1590 #define CoreDebug_DEMCR_VC_CHKERR_Msk      (1UL << CoreDebug_DEMCR_VC_CHKERR_Pos)         /*!< CoreDebug DEMCR: VC_CHKERR Mask */
1591
1592 #define CoreDebug_DEMCR_VC_NOCPERR_Pos      5U                                            /*!< CoreDebug DEMCR: VC_NOCPERR Position */
1593 #define CoreDebug_DEMCR_VC_NOCPERR_Msk     (1UL << CoreDebug_DEMCR_VC_NOCPERR_Pos)        /*!< CoreDebug DEMCR: VC_NOCPERR Mask */
1594
1595 #define CoreDebug_DEMCR_VC_MMERR_Pos        4U                                            /*!< CoreDebug DEMCR: VC_MMERR Position */
1596 #define CoreDebug_DEMCR_VC_MMERR_Msk       (1UL << CoreDebug_DEMCR_VC_MMERR_Pos)          /*!< CoreDebug DEMCR: VC_MMERR Mask */
1597
1598 #define CoreDebug_DEMCR_VC_CORERESET_Pos    0U                                            /*!< CoreDebug DEMCR: VC_CORERESET Position */
1599 #define CoreDebug_DEMCR_VC_CORERESET_Msk   (1UL /*<< CoreDebug_DEMCR_VC_CORERESET_Pos*/)  /*!< CoreDebug DEMCR: VC_CORERESET Mask */
1600
1601 /*@} end of group CMSIS_CoreDebug */
1602
1603
1604 /**
1605   \ingroup    CMSIS_core_register
1606   \defgroup   CMSIS_core_bitfield     Core register bit field macros
1607   \brief      Macros for use with bit field definitions (xxx_Pos, xxx_Msk).
1608   @{
1609  */
1610
1611 /**
1612   \brief   Mask and shift a bit field value for use in a register bit range.
1613   \param[in] field  Name of the register bit field.
1614   \param[in] value  Value of the bit field. This parameter is interpreted as an uint32_t type.
1615   \return           Masked and shifted value.
1616 */
1617 #define _VAL2FLD(field, value)    (((uint32_t)(value) << field ## _Pos) & field ## _Msk)
1618
1619 /**
1620   \brief     Mask and shift a register value to extract a bit filed value.
1621   \param[in] field  Name of the register bit field.
1622   \param[in] value  Value of register. This parameter is interpreted as an uint32_t type.
1623   \return           Masked and shifted bit field value.
1624 */
1625 #define _FLD2VAL(field, value)    (((uint32_t)(value) & field ## _Msk) >> field ## _Pos)
1626
1627 /*@} end of group CMSIS_core_bitfield */
1628
1629
1630 /**
1631   \ingroup    CMSIS_core_register
1632   \defgroup   CMSIS_core_base     Core Definitions
1633   \brief      Definitions for base addresses, unions, and structures.
1634   @{
1635  */
1636
1637 /* Memory mapping of Cortex-M4 Hardware */
1638 #define SCS_BASE            (0xE000E000UL)                            /*!< System Control Space Base Address */
1639 #define ITM_BASE            (0xE0000000UL)                            /*!< ITM Base Address */
1640 #define DWT_BASE            (0xE0001000UL)                            /*!< DWT Base Address */
1641 #define TPI_BASE            (0xE0040000UL)                            /*!< TPI Base Address */
1642 #define CoreDebug_BASE      (0xE000EDF0UL)                            /*!< Core Debug Base Address */
1643 #define SysTick_BASE        (SCS_BASE +  0x0010UL)                    /*!< SysTick Base Address */
1644 #define NVIC_BASE           (SCS_BASE +  0x0100UL)                    /*!< NVIC Base Address */
1645 #define SCB_BASE            (SCS_BASE +  0x0D00UL)                    /*!< System Control Block Base Address */
1646
1647 #define SCnSCB              ((SCnSCB_Type    *)     SCS_BASE      )   /*!< System control Register not in SCB */
1648 #define SCB                 ((SCB_Type       *)     SCB_BASE      )   /*!< SCB configuration struct */
1649 #define SysTick             ((SysTick_Type   *)     SysTick_BASE  )   /*!< SysTick configuration struct */
1650 #define NVIC                ((NVIC_Type      *)     NVIC_BASE     )   /*!< NVIC configuration struct */
1651 #define ITM                 ((ITM_Type       *)     ITM_BASE      )   /*!< ITM configuration struct */
1652 #define DWT                 ((DWT_Type       *)     DWT_BASE      )   /*!< DWT configuration struct */
1653 #define TPI                 ((TPI_Type       *)     TPI_BASE      )   /*!< TPI configuration struct */
1654 #define CoreDebug           ((CoreDebug_Type *)     CoreDebug_BASE)   /*!< Core Debug configuration struct */
1655
1656 #if defined (__MPU_PRESENT) && (__MPU_PRESENT == 1U)
1657   #define MPU_BASE          (SCS_BASE +  0x0D90UL)                    /*!< Memory Protection Unit */
1658   #define MPU               ((MPU_Type       *)     MPU_BASE      )   /*!< Memory Protection Unit */
1659 #endif
1660
1661 #define FPU_BASE            (SCS_BASE +  0x0F30UL)                    /*!< Floating Point Unit */
1662 #define FPU                 ((FPU_Type       *)     FPU_BASE      )   /*!< Floating Point Unit */
1663
1664 /*@} */
1665
1666
1667
1668 /*******************************************************************************
1669  *                Hardware Abstraction Layer
1670   Core Function Interface contains:
1671   - Core NVIC Functions
1672   - Core SysTick Functions
1673   - Core Debug Functions
1674   - Core Register Access Functions
1675  ******************************************************************************/
1676 /**
1677   \defgroup CMSIS_Core_FunctionInterface Functions and Instructions Reference
1678 */
1679
1680
1681
1682 /* ##########################   NVIC functions  #################################### */
1683 /**
1684   \ingroup  CMSIS_Core_FunctionInterface
1685   \defgroup CMSIS_Core_NVICFunctions NVIC Functions
1686   \brief    Functions that manage interrupts and exceptions via the NVIC.
1687   @{
1688  */
1689
1690 #ifndef CMSIS_NVIC_VIRTUAL
1691   #define NVIC_SetPriorityGrouping    __NVIC_SetPriorityGrouping
1692   #define NVIC_GetPriorityGrouping    __NVIC_GetPriorityGrouping
1693   #define NVIC_EnableIRQ              __NVIC_EnableIRQ
1694   #define NVIC_GetEnableIRQ           __NVIC_GetEnableIRQ
1695   #define NVIC_DisableIRQ             __NVIC_DisableIRQ
1696   #define NVIC_GetPendingIRQ          __NVIC_GetPendingIRQ
1697   #define NVIC_SetPendingIRQ          __NVIC_SetPendingIRQ
1698   #define NVIC_ClearPendingIRQ        __NVIC_ClearPendingIRQ
1699   #define NVIC_GetActive              __NVIC_GetActive
1700   #define NVIC_SetPriority            __NVIC_SetPriority
1701   #define NVIC_GetPriority            __NVIC_GetPriority
1702 #endif /* CMSIS_NVIC_VIRTUAL */
1703
1704 #ifndef CMSIS_VECTAB_VIRTUAL
1705   #define NVIC_SetVector              __NVIC_SetVector
1706   #define NVIC_GetVector              __NVIC_GetVector
1707 #endif  /* (CMSIS_VECTAB_VIRTUAL) */
1708
1709 #define NVIC_USER_IRQ_OFFSET          16
1710
1711
1712
1713 /**
1714   \brief   Set Priority Grouping
1715   \details Sets the priority grouping field using the required unlock sequence.
1716            The parameter PriorityGroup is assigned to the field SCB->AIRCR [10:8] PRIGROUP field.
1717            Only values from 0..7 are used.
1718            In case of a conflict between priority grouping and available
1719            priority bits (__NVIC_PRIO_BITS), the smallest possible priority group is set.
1720   \param [in]      PriorityGroup  Priority grouping field.
1721  */
1722 __STATIC_INLINE void __NVIC_SetPriorityGrouping(uint32_t PriorityGroup)
1723 {
1724   uint32_t reg_value;
1725   uint32_t PriorityGroupTmp = (PriorityGroup & (uint32_t)0x07UL);             /* only values 0..7 are used          */
1726
1727   reg_value  =  SCB->AIRCR;                                                   /* read old register configuration    */
1728   reg_value &= ~((uint32_t)(SCB_AIRCR_VECTKEY_Msk | SCB_AIRCR_PRIGROUP_Msk)); /* clear bits to change               */
1729   reg_value  =  (reg_value                                   |
1730                 ((uint32_t)0x5FAUL << SCB_AIRCR_VECTKEY_Pos) |
1731                 (PriorityGroupTmp << 8U)                      );              /* Insert write key and priorty group */
1732   SCB->AIRCR =  reg_value;
1733 }
1734
1735
1736 /**
1737   \brief   Get Priority Grouping
1738   \details Reads the priority grouping field from the NVIC Interrupt Controller.
1739   \return                Priority grouping field (SCB->AIRCR [10:8] PRIGROUP field).
1740  */
1741 __STATIC_INLINE uint32_t __NVIC_GetPriorityGrouping(void)
1742 {
1743   return ((uint32_t)((SCB->AIRCR & SCB_AIRCR_PRIGROUP_Msk) >> SCB_AIRCR_PRIGROUP_Pos));
1744 }
1745
1746
1747 /**
1748   \brief   Enable Interrupt
1749   \details Enables a device specific interrupt in the NVIC interrupt controller.
1750   \param [in]      IRQn  Device specific interrupt number.
1751   \note    IRQn must not be negative.
1752  */
1753 __STATIC_INLINE void __NVIC_EnableIRQ(IRQn_Type IRQn)
1754 {
1755   if ((int32_t)(IRQn) >= 0)
1756   {
1757     NVIC->ISER[(((uint32_t)(int32_t)IRQn) >> 5UL)] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));
1758   }
1759 }
1760
1761
1762 /**
1763   \brief   Get Interrupt Enable status
1764   \details Returns a device specific interrupt enable status from the NVIC interrupt controller.
1765   \param [in]      IRQn  Device specific interrupt number.
1766   \return             0  Interrupt is not enabled.
1767   \return             1  Interrupt is enabled.
1768   \note    IRQn must not be negative.
1769  */
1770 __STATIC_INLINE uint32_t __NVIC_GetEnableIRQ(IRQn_Type IRQn)
1771 {
1772   if ((int32_t)(IRQn) >= 0)
1773   {
1774     return((uint32_t)(((NVIC->ISER[(((uint32_t)(int32_t)IRQn) >> 5UL)] & (1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL))) != 0UL) ? 1UL : 0UL));
1775   }
1776   else
1777   {
1778     return(0U);
1779   }
1780 }
1781
1782
1783 /**
1784   \brief   Disable Interrupt
1785   \details Disables a device specific interrupt in the NVIC interrupt controller.
1786   \param [in]      IRQn  Device specific interrupt number.
1787   \note    IRQn must not be negative.
1788  */
1789 __STATIC_INLINE void __NVIC_DisableIRQ(IRQn_Type IRQn)
1790 {
1791   if ((int32_t)(IRQn) >= 0)
1792   {
1793     NVIC->ICER[(((uint32_t)(int32_t)IRQn) >> 5UL)] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));
1794   }
1795 }
1796
1797
1798 /**
1799   \brief   Get Pending Interrupt
1800   \details Reads the NVIC pending register and returns the pending bit for the specified device specific interrupt.
1801   \param [in]      IRQn  Device specific interrupt number.
1802   \return             0  Interrupt status is not pending.
1803   \return             1  Interrupt status is pending.
1804   \note    IRQn must not be negative.
1805  */
1806 __STATIC_INLINE uint32_t __NVIC_GetPendingIRQ(IRQn_Type IRQn)
1807 {
1808   if ((int32_t)(IRQn) >= 0)
1809   {
1810     return((uint32_t)(((NVIC->ISPR[(((uint32_t)(int32_t)IRQn) >> 5UL)] & (1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL))) != 0UL) ? 1UL : 0UL));
1811   }
1812   else
1813   {
1814     return(0U);
1815   }
1816 }
1817
1818
1819 /**
1820   \brief   Set Pending Interrupt
1821   \details Sets the pending bit of a device specific interrupt in the NVIC pending register.
1822   \param [in]      IRQn  Device specific interrupt number.
1823   \note    IRQn must not be negative.
1824  */
1825 __STATIC_INLINE void __NVIC_SetPendingIRQ(IRQn_Type IRQn)
1826 {
1827   if ((int32_t)(IRQn) >= 0)
1828   {
1829     NVIC->ISPR[(((uint32_t)(int32_t)IRQn) >> 5UL)] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));
1830   }
1831 }
1832
1833
1834 /**
1835   \brief   Clear Pending Interrupt
1836   \details Clears the pending bit of a device specific interrupt in the NVIC pending register.
1837   \param [in]      IRQn  Device specific interrupt number.
1838   \note    IRQn must not be negative.
1839  */
1840 __STATIC_INLINE void __NVIC_ClearPendingIRQ(IRQn_Type IRQn)
1841 {
1842   if ((int32_t)(IRQn) >= 0)
1843   {
1844     NVIC->ICPR[(((uint32_t)(int32_t)IRQn) >> 5UL)] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));
1845   }
1846 }
1847
1848
1849 /**
1850   \brief   Get Active Interrupt
1851   \details Reads the active register in the NVIC and returns the active bit for the device specific interrupt.
1852   \param [in]      IRQn  Device specific interrupt number.
1853   \return             0  Interrupt status is not active.
1854   \return             1  Interrupt status is active.
1855   \note    IRQn must not be negative.
1856  */
1857 __STATIC_INLINE uint32_t __NVIC_GetActive(IRQn_Type IRQn)
1858 {
1859   if ((int32_t)(IRQn) >= 0)
1860   {
1861     return((uint32_t)(((NVIC->IABR[(((uint32_t)(int32_t)IRQn) >> 5UL)] & (1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL))) != 0UL) ? 1UL : 0UL));
1862   }
1863   else
1864   {
1865     return(0U);
1866   }
1867 }
1868
1869
1870 /**
1871   \brief   Set Interrupt Priority
1872   \details Sets the priority of a device specific interrupt or a processor exception.
1873            The interrupt number can be positive to specify a device specific interrupt,
1874            or negative to specify a processor exception.
1875   \param [in]      IRQn  Interrupt number.
1876   \param [in]  priority  Priority to set.
1877   \note    The priority cannot be set for every processor exception.
1878  */
1879 __STATIC_INLINE void __NVIC_SetPriority(IRQn_Type IRQn, uint32_t priority)
1880 {
1881   if ((int32_t)(IRQn) >= 0)
1882   {
1883     NVIC->IP[((uint32_t)(int32_t)IRQn)]               = (uint8_t)((priority << (8U - __NVIC_PRIO_BITS)) & (uint32_t)0xFFUL);
1884   }
1885   else
1886   {
1887     SCB->SHP[(((uint32_t)(int32_t)IRQn) & 0xFUL)-4UL] = (uint8_t)((priority << (8U - __NVIC_PRIO_BITS)) & (uint32_t)0xFFUL);
1888   }
1889 }
1890
1891
1892 /**
1893   \brief   Get Interrupt Priority
1894   \details Reads the priority of a device specific interrupt or a processor exception.
1895            The interrupt number can be positive to specify a device specific interrupt,
1896            or negative to specify a processor exception.
1897   \param [in]   IRQn  Interrupt number.
1898   \return             Interrupt Priority.
1899                       Value is aligned automatically to the implemented priority bits of the microcontroller.
1900  */
1901 __STATIC_INLINE uint32_t __NVIC_GetPriority(IRQn_Type IRQn)
1902 {
1903
1904   if ((int32_t)(IRQn) >= 0)
1905   {
1906     return(((uint32_t)NVIC->IP[((uint32_t)(int32_t)IRQn)]               >> (8U - __NVIC_PRIO_BITS)));
1907   }
1908   else
1909   {
1910     return(((uint32_t)SCB->SHP[(((uint32_t)(int32_t)IRQn) & 0xFUL)-4UL] >> (8U - __NVIC_PRIO_BITS)));
1911   }
1912 }
1913
1914
1915 /**
1916   \brief   Encode Priority
1917   \details Encodes the priority for an interrupt with the given priority group,
1918            preemptive priority value, and subpriority value.
1919            In case of a conflict between priority grouping and available
1920            priority bits (__NVIC_PRIO_BITS), the smallest possible priority group is set.
1921   \param [in]     PriorityGroup  Used priority group.
1922   \param [in]   PreemptPriority  Preemptive priority value (starting from 0).
1923   \param [in]       SubPriority  Subpriority value (starting from 0).
1924   \return                        Encoded priority. Value can be used in the function \ref NVIC_SetPriority().
1925  */
1926 __STATIC_INLINE uint32_t NVIC_EncodePriority (uint32_t PriorityGroup, uint32_t PreemptPriority, uint32_t SubPriority)
1927 {
1928   uint32_t PriorityGroupTmp = (PriorityGroup & (uint32_t)0x07UL);   /* only values 0..7 are used          */
1929   uint32_t PreemptPriorityBits;
1930   uint32_t SubPriorityBits;
1931
1932   PreemptPriorityBits = ((7UL - PriorityGroupTmp) > (uint32_t)(__NVIC_PRIO_BITS)) ? (uint32_t)(__NVIC_PRIO_BITS) : (uint32_t)(7UL - PriorityGroupTmp);
1933   SubPriorityBits     = ((PriorityGroupTmp + (uint32_t)(__NVIC_PRIO_BITS)) < (uint32_t)7UL) ? (uint32_t)0UL : (uint32_t)((PriorityGroupTmp - 7UL) + (uint32_t)(__NVIC_PRIO_BITS));
1934
1935   return (
1936            ((PreemptPriority & (uint32_t)((1UL << (PreemptPriorityBits)) - 1UL)) << SubPriorityBits) |
1937            ((SubPriority     & (uint32_t)((1UL << (SubPriorityBits    )) - 1UL)))
1938          );
1939 }
1940
1941
1942 /**
1943   \brief   Decode Priority
1944   \details Decodes an interrupt priority value with a given priority group to
1945            preemptive priority value and subpriority value.
1946            In case of a conflict between priority grouping and available
1947            priority bits (__NVIC_PRIO_BITS) the smallest possible priority group is set.
1948   \param [in]         Priority   Priority value, which can be retrieved with the function \ref NVIC_GetPriority().
1949   \param [in]     PriorityGroup  Used priority group.
1950   \param [out] pPreemptPriority  Preemptive priority value (starting from 0).
1951   \param [out]     pSubPriority  Subpriority value (starting from 0).
1952  */
1953 __STATIC_INLINE void NVIC_DecodePriority (uint32_t Priority, uint32_t PriorityGroup, uint32_t* const pPreemptPriority, uint32_t* const pSubPriority)
1954 {
1955   uint32_t PriorityGroupTmp = (PriorityGroup & (uint32_t)0x07UL);   /* only values 0..7 are used          */
1956   uint32_t PreemptPriorityBits;
1957   uint32_t SubPriorityBits;
1958
1959   PreemptPriorityBits = ((7UL - PriorityGroupTmp) > (uint32_t)(__NVIC_PRIO_BITS)) ? (uint32_t)(__NVIC_PRIO_BITS) : (uint32_t)(7UL - PriorityGroupTmp);
1960   SubPriorityBits     = ((PriorityGroupTmp + (uint32_t)(__NVIC_PRIO_BITS)) < (uint32_t)7UL) ? (uint32_t)0UL : (uint32_t)((PriorityGroupTmp - 7UL) + (uint32_t)(__NVIC_PRIO_BITS));
1961
1962   *pPreemptPriority = (Priority >> SubPriorityBits) & (uint32_t)((1UL << (PreemptPriorityBits)) - 1UL);
1963   *pSubPriority     = (Priority                   ) & (uint32_t)((1UL << (SubPriorityBits    )) - 1UL);
1964 }
1965
1966
1967 /**
1968   \brief   Set Interrupt Vector
1969   \details Sets an interrupt vector in SRAM based interrupt vector table.
1970            The interrupt number can be positive to specify a device specific interrupt,
1971            or negative to specify a processor exception.
1972            VTOR must been relocated to SRAM before.
1973   \param [in]   IRQn      Interrupt number
1974   \param [in]   vector    Address of interrupt handler function
1975  */
1976 __STATIC_INLINE void __NVIC_SetVector(IRQn_Type IRQn, uint32_t vector)
1977 {
1978     uint32_t *vectors = (uint32_t *)SCB->VTOR;
1979     vectors[IRQn + NVIC_USER_IRQ_OFFSET] = vector;
1980 }
1981
1982
1983 /**
1984   \brief   Get Interrupt Vector
1985   \details Reads an interrupt vector from interrupt vector table.
1986            The interrupt number can be positive to specify a device specific interrupt,
1987            or negative to specify a processor exception.
1988   \param [in]   IRQn      Interrupt number.
1989   \return                 Address of interrupt handler function
1990  */
1991 __STATIC_INLINE uint32_t __NVIC_GetVector(IRQn_Type IRQn)
1992 {
1993     uint32_t *vectors = (uint32_t *)SCB->VTOR;
1994     return vectors[IRQn + NVIC_USER_IRQ_OFFSET];
1995 }
1996
1997
1998 /**
1999   \brief   System Reset
2000   \details Initiates a system reset request to reset the MCU.
2001  */
2002 __STATIC_INLINE void NVIC_SystemReset(void)
2003 {
2004   __DSB();                                                          /* Ensure all outstanding memory accesses included
2005                                                                        buffered write are completed before reset */
2006   SCB->AIRCR  = (uint32_t)((0x5FAUL << SCB_AIRCR_VECTKEY_Pos)    |
2007                            (SCB->AIRCR & SCB_AIRCR_PRIGROUP_Msk) |
2008                             SCB_AIRCR_SYSRESETREQ_Msk    );         /* Keep priority group unchanged */
2009   __DSB();                                                          /* Ensure completion of memory access */
2010
2011   for(;;)                                                           /* wait until reset */
2012   {
2013     __NOP();
2014   }
2015 }
2016
2017 /*@} end of CMSIS_Core_NVICFunctions */
2018
2019
2020 /* ##########################  FPU functions  #################################### */
2021 /**
2022   \ingroup  CMSIS_Core_FunctionInterface
2023   \defgroup CMSIS_Core_FpuFunctions FPU Functions
2024   \brief    Function that provides FPU type.
2025   @{
2026  */
2027
2028 /**
2029   \brief   get FPU type
2030   \details returns the FPU type
2031   \returns
2032    - \b  0: No FPU
2033    - \b  1: Single precision FPU
2034    - \b  2: Double + Single precision FPU
2035  */
2036 __STATIC_INLINE uint32_t SCB_GetFPUType(void)
2037 {
2038   uint32_t mvfr0;
2039
2040   mvfr0 = FPU->MVFR0;
2041   if      ((mvfr0 & (FPU_MVFR0_Single_precision_Msk | FPU_MVFR0_Double_precision_Msk)) == 0x020U)
2042   {
2043     return 1U;           /* Single precision FPU */
2044   }
2045   else
2046   {
2047     return 0U;           /* No FPU */
2048   }
2049 }
2050
2051
2052 /*@} end of CMSIS_Core_FpuFunctions */
2053
2054
2055
2056 /* ##################################    SysTick function  ############################################ */
2057 /**
2058   \ingroup  CMSIS_Core_FunctionInterface
2059   \defgroup CMSIS_Core_SysTickFunctions SysTick Functions
2060   \brief    Functions that configure the System.
2061   @{
2062  */
2063
2064 #if defined (__Vendor_SysTickConfig) && (__Vendor_SysTickConfig == 0U)
2065
2066 /**
2067   \brief   System Tick Configuration
2068   \details Initializes the System Timer and its interrupt, and starts the System Tick Timer.
2069            Counter is in free running mode to generate periodic interrupts.
2070   \param [in]  ticks  Number of ticks between two interrupts.
2071   \return          0  Function succeeded.
2072   \return          1  Function failed.
2073   \note    When the variable <b>__Vendor_SysTickConfig</b> is set to 1, then the
2074            function <b>SysTick_Config</b> is not included. In this case, the file <b><i>device</i>.h</b>
2075            must contain a vendor-specific implementation of this function.
2076  */
2077 __STATIC_INLINE uint32_t SysTick_Config(uint32_t ticks)
2078 {
2079   if ((ticks - 1UL) > SysTick_LOAD_RELOAD_Msk)
2080   {
2081     return (1UL);                                                   /* Reload value impossible */
2082   }
2083
2084   SysTick->LOAD  = (uint32_t)(ticks - 1UL);                         /* set reload register */
2085   NVIC_SetPriority (SysTick_IRQn, (1UL << __NVIC_PRIO_BITS) - 1UL); /* set Priority for Systick Interrupt */
2086   SysTick->VAL   = 0UL;                                             /* Load the SysTick Counter Value */
2087   SysTick->CTRL  = SysTick_CTRL_CLKSOURCE_Msk |
2088                    SysTick_CTRL_TICKINT_Msk   |
2089                    SysTick_CTRL_ENABLE_Msk;                         /* Enable SysTick IRQ and SysTick Timer */
2090   return (0UL);                                                     /* Function successful */
2091 }
2092
2093 #endif
2094
2095 /*@} end of CMSIS_Core_SysTickFunctions */
2096
2097
2098
2099 /* ##################################### Debug In/Output function ########################################### */
2100 /**
2101   \ingroup  CMSIS_Core_FunctionInterface
2102   \defgroup CMSIS_core_DebugFunctions ITM Functions
2103   \brief    Functions that access the ITM debug interface.
2104   @{
2105  */
2106
2107 extern volatile int32_t ITM_RxBuffer;                    /*!< External variable to receive characters. */
2108 #define                 ITM_RXBUFFER_EMPTY   0x5AA55AA5U /*!< Value identifying \ref ITM_RxBuffer is ready for next character. */
2109
2110
2111 /**
2112   \brief   ITM Send Character
2113   \details Transmits a character via the ITM channel 0, and
2114            \li Just returns when no debugger is connected that has booked the output.
2115            \li Is blocking when a debugger is connected, but the previous character sent has not been transmitted.
2116   \param [in]     ch  Character to transmit.
2117   \returns            Character to transmit.
2118  */
2119 __STATIC_INLINE uint32_t ITM_SendChar (uint32_t ch)
2120 {
2121   if (((ITM->TCR & ITM_TCR_ITMENA_Msk) != 0UL) &&      /* ITM enabled */
2122       ((ITM->TER & 1UL               ) != 0UL)   )     /* ITM Port #0 enabled */
2123   {
2124     while (ITM->PORT[0U].u32 == 0UL)
2125     {
2126       __NOP();
2127     }
2128     ITM->PORT[0U].u8 = (uint8_t)ch;
2129   }
2130   return (ch);
2131 }
2132
2133
2134 /**
2135   \brief   ITM Receive Character
2136   \details Inputs a character via the external variable \ref ITM_RxBuffer.
2137   \return             Received character.
2138   \return         -1  No character pending.
2139  */
2140 __STATIC_INLINE int32_t ITM_ReceiveChar (void)
2141 {
2142   int32_t ch = -1;                           /* no character available */
2143
2144   if (ITM_RxBuffer != ITM_RXBUFFER_EMPTY)
2145   {
2146     ch = ITM_RxBuffer;
2147     ITM_RxBuffer = ITM_RXBUFFER_EMPTY;       /* ready for next character */
2148   }
2149
2150   return (ch);
2151 }
2152
2153
2154 /**
2155   \brief   ITM Check Character
2156   \details Checks whether a character is pending for reading in the variable \ref ITM_RxBuffer.
2157   \return          0  No character available.
2158   \return          1  Character available.
2159  */
2160 __STATIC_INLINE int32_t ITM_CheckChar (void)
2161 {
2162
2163   if (ITM_RxBuffer == ITM_RXBUFFER_EMPTY)
2164   {
2165     return (0);                              /* no character available */
2166   }
2167   else
2168   {
2169     return (1);                              /*    character available */
2170   }
2171 }
2172
2173 /*@} end of CMSIS_core_DebugFunctions */
2174
2175
2176
2177
2178 #ifdef __cplusplus
2179 }
2180 #endif
2181
2182 #endif /* __CORE_CM4_H_DEPENDANT */
2183
2184 #endif /* __CMSIS_GENERIC */