begriffs open source - cmsis/blob - CMSIS/Core/Include/core_sc000.h

   1 /**************************************************************************//**
   2  * @file     core_sc000.h
   3  * @brief    CMSIS SC000 Core Peripheral Access Layer Header File
   4  * @version  V5.00
   5  * @date     14. July 2016
   6  ******************************************************************************/
   7 /*
   8  * Copyright (c) 2009-2016 ARM Limited. All rights reserved.
   9  *
  10  * SPDX-License-Identifier: Apache-2.0
  11  *
  12  * Licensed under the Apache License, Version 2.0 (the License); you may
  13  * not use this file except in compliance with the License.
  14  * You may obtain a copy of the License at
  15  *
  16  * http://www.apache.org/licenses/LICENSE-2.0
  17  *
  18  * Unless required by applicable law or agreed to in writing, software
  19  * distributed under the License is distributed on an AS IS BASIS, WITHOUT
  20  * WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
  21  * See the License for the specific language governing permissions and
  22  * limitations under the License.
  23  */
  24
  25 #if   defined ( __ICCARM__ )
  26  #pragma system_include         /* treat file as system include file for MISRA check */
  27 #elif defined (__ARMCC_VERSION) && (__ARMCC_VERSION >= 6010050)
  28   #pragma clang system_header   /* treat file as system include file */
  29 #endif
  30
  31 #ifndef __CORE_SC000_H_GENERIC
  32 #define __CORE_SC000_H_GENERIC
  33
  34 #include <stdint.h>
  35
  36 #ifdef __cplusplus
  37  extern "C" {
  38 #endif
  39
  40 /**
  41   \page CMSIS_MISRA_Exceptions  MISRA-C:2004 Compliance Exceptions
  42   CMSIS violates the following MISRA-C:2004 rules:
  43
  44    \li Required Rule 8.5, object/function definition in header file.<br>
  45      Function definitions in header files are used to allow 'inlining'.
  46
  47    \li Required Rule 18.4, declaration of union type or object of union type: '{...}'.<br>
  48      Unions are used for effective representation of core registers.
  49
  50    \li Advisory Rule 19.7, Function-like macro defined.<br>
  51      Function-like macros are used to allow more efficient code.
  52  */
  53
  54
  55 /*******************************************************************************
  56  *                 CMSIS definitions
  57  ******************************************************************************/
  58 /**
  59   \ingroup SC000
  60   @{
  61  */
  62
  63 /*  CMSIS SC000 definitions */
  64 #define __SC000_CMSIS_VERSION_MAIN  ( 5U)                                    /*!< [31:16] CMSIS HAL main version */
  65 #define __SC000_CMSIS_VERSION_SUB   ( 0U)                                    /*!< [15:0]  CMSIS HAL sub version */
  66 #define __SC000_CMSIS_VERSION       ((__SC000_CMSIS_VERSION_MAIN << 16U) | \
  67                                       __SC000_CMSIS_VERSION_SUB           )  /*!< CMSIS HAL version number */
  68
  69 #define __CORTEX_SC                 (000U)                                   /*!< Cortex secure core */
  70
  71 /* Common defines in core_*.h files
  72   - #define __ASM               Compiler keyword for asm
  73   - #define __INLINE            Compiler keyword for inline
  74   - #define __STATIC_INLINE     Compiler keyword for static inline
  75   - #define __NO_RETURN         function that never returns
  76   - #define __USED              function or variable that is not optimized away
  77   - #define __WEAK              weak function or variable
  78   - #define __UNALIGNED_UINT32  pointer to unaligned uint32_t variable
  79   - #define __ALIGNED(x)        compiler keyword to align a variable
  80  */
  81 #if   defined ( __CC_ARM )                                            /* ARM Compiler 4/5 */
  82   #define __ASM                     __asm
  83   #define __INLINE                  __inline
  84   #define __STATIC_INLINE           static __inline
  85   #define __NO_RETURN               __declspec(noreturn)
  86   #define __USED                    __attribute__((used))
  87   #define __WEAK                    __attribute__((weak))
  88   #define __UNALIGNED_UINT32(x)     (*((__packed uint32_t *)(x)))
  89   #define __ALIGNED(x)              __attribute__((aligned(x)))
  90
  91 #elif defined (__ARMCC_VERSION) && (__ARMCC_VERSION >= 6010050)       /* ARM Compiler 6 */
  92   #define __ASM                     __asm
  93   #define __INLINE                  __inline
  94   #define __STATIC_INLINE           static __inline
  95   #define __NO_RETURN               __attribute__((noreturn))
  96   #define __USED                    __attribute__((used))
  97   #define __WEAK                    __attribute__((weak))
  98   #pragma clang diagnostic push
  99   #pragma clang diagnostic ignored "-Wpacked"
 100   struct __attribute__((packed)) T_UINT32 { uint32_t v; };
 101   #pragma clang diagnostic pop
 102   #define __UNALIGNED_UINT32(x)     (((struct T_UINT32 *)(x))->v)
 103   #define __ALIGNED(x)              __attribute__((aligned(x)))
 104
 105 #elif defined ( __GNUC__ )                                            /* GNU Compiler */
 106   #define __ASM                     __asm
 107   #define __INLINE                  inline
 108   #define __STATIC_INLINE           static inline
 109   #define __NO_RETURN               __attribute__((noreturn))
 110   #define __USED                    __attribute__((used))
 111   #define __WEAK                    __attribute__((weak))
 112   struct __attribute__((packed)) T_UINT32 { uint32_t v; };
 113   #define __UNALIGNED_UINT32(x)     (((struct T_UINT32 *)(x))->v)
 114   #define __ALIGNED(x)              __attribute__((aligned(x)))
 115
 116 #elif defined ( __ICCARM__ )                                          /* IAR Compiler */
 117   #define __ASM                     __asm
 118   #define __INLINE                  inline
 119   #define __STATIC_INLINE           static inline
 120   #define __NO_RETURN               __noreturn
 121   #define __USED
 122   #define __WEAK                    __weak
 123   __packed struct T_UINT32 { uint32_t v; };
 124   #define __UNALIGNED_UINT32(x)     (((struct T_UINT32 *)(x))->v)
 125   #define __ALIGNED(x)
 126
 127 #elif defined ( __TI_ARM__ )                                          /* TI ARM Compiler */
 128   #define __ASM                     __asm
 129   #define __INLINE                  inline
 130   #define __STATIC_INLINE           static inline
 131   #define __NO_RETURN               __attribute__((noreturn))
 132   #define __USED                    __attribute__((used))
 133   #define __WEAK                    __attribute__((weak))
 134   struct __attribute__((packed)) T_UINT32 { uint32_t v; };
 135   #define __UNALIGNED_UINT32(x)     (((struct T_UINT32 *)(x))->v)
 136   #define __ALIGNED(x)
 137
 138 #elif defined ( __TASKING__ )                                         /* TASKING Compiler */
 139   #define __ASM                     __asm
 140   #define __INLINE                  inline
 141   #define __STATIC_INLINE           static inline
 142   #define __NO_RETURN               __attribute__((noreturn))
 143   #define __USED                    __attribute__((used))
 144   #define __WEAK                    __attribute__((weak))
 145   struct __packed__ T_UINT32 { uint32_t v; };
 146   #define __UNALIGNED_UINT32(x)     (((struct T_UINT32 *)(x))->v)
 147   #define __ALIGNED(x)              __align(x)
 148
 149 #elif defined ( __CSMC__ )                                            /* COSMIC Compiler */
 150   #define __packed
 151   #define __ASM                     _asm
 152   #define __INLINE                  inline
 153   #define __STATIC_INLINE           static inline
 154   #define __NO_RETURN
 155   #define __USED
 156   #define __WEAK
 157   #define __UNALIGNED_UINT32(x)     (*x)
 158   #define __ALIGNED(x)
 159
 160 #else
 161   #error Unknown compiler
 162 #endif
 163
 164 /** __FPU_USED indicates whether an FPU is used or not.
 165     This core does not support an FPU at all
 166 */
 167 #define __FPU_USED       0U
 168
 169 #if defined ( __CC_ARM )
 170   #if defined __TARGET_FPU_VFP
 171     #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
 172   #endif
 173
 174 #elif defined (__ARMCC_VERSION) && (__ARMCC_VERSION >= 6010050)
 175   #if defined __ARM_PCS_VFP
 176     #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
 177   #endif
 178
 179 #elif defined ( __GNUC__ )
 180   #if defined (__VFP_FP__) && !defined(__SOFTFP__)
 181     #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
 182   #endif
 183
 184 #elif defined ( __ICCARM__ )
 185   #if defined __ARMVFP__
 186     #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
 187   #endif
 188
 189 #elif defined ( __TI_ARM__ )
 190   #if defined __TI_VFP_SUPPORT__
 191     #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
 192   #endif
 193
 194 #elif defined ( __TASKING__ )
 195   #if defined __FPU_VFP__
 196     #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
 197   #endif
 198
 199 #elif defined ( __CSMC__ )
 200   #if ( __CSMC__ & 0x400U)
 201     #error "Compiler generates FPU instructions for a device without an FPU (check __FPU_PRESENT)"
 202   #endif
 203
 204 #endif
 205
 206 #include "core_cminstr.h"                /* Core Instruction Access */
 207 #include "core_cmfunc.h"                 /* Core Function Access */
 208
 209 #ifdef __cplusplus
 210 }
 211 #endif
 212
 213 #endif /* __CORE_SC000_H_GENERIC */
 214
 215 #ifndef __CMSIS_GENERIC
 216
 217 #ifndef __CORE_SC000_H_DEPENDANT
 218 #define __CORE_SC000_H_DEPENDANT
 219
 220 #ifdef __cplusplus
 221  extern "C" {
 222 #endif
 223
 224 /* check device defines and use defaults */
 225 #if defined __CHECK_DEVICE_DEFINES
 226   #ifndef __SC000_REV
 227     #define __SC000_REV             0x0000U
 228     #warning "__SC000_REV not defined in device header file; using default!"
 229   #endif
 230
 231   #ifndef __MPU_PRESENT
 232     #define __MPU_PRESENT             0U
 233     #warning "__MPU_PRESENT not defined in device header file; using default!"
 234   #endif
 235
 236   #ifndef __NVIC_PRIO_BITS
 237     #define __NVIC_PRIO_BITS          2U
 238     #warning "__NVIC_PRIO_BITS not defined in device header file; using default!"
 239   #endif
 240
 241   #ifndef __Vendor_SysTickConfig
 242     #define __Vendor_SysTickConfig    0U
 243     #warning "__Vendor_SysTickConfig not defined in device header file; using default!"
 244   #endif
 245 #endif
 246
 247 /* IO definitions (access restrictions to peripheral registers) */
 248 /**
 249     \defgroup CMSIS_glob_defs CMSIS Global Defines
 250
 251     <strong>IO Type Qualifiers</strong> are used
 252     \li to specify the access to peripheral variables.
 253     \li for automatic generation of peripheral register debug information.
 254 */
 255 #ifdef __cplusplus
 256   #define   __I     volatile             /*!< Defines 'read only' permissions */
 257 #else
 258   #define   __I     volatile const       /*!< Defines 'read only' permissions */
 259 #endif
 260 #define     __O     volatile             /*!< Defines 'write only' permissions */
 261 #define     __IO    volatile             /*!< Defines 'read / write' permissions */
 262
 263 /* following defines should be used for structure members */
 264 #define     __IM     volatile const      /*! Defines 'read only' structure member permissions */
 265 #define     __OM     volatile            /*! Defines 'write only' structure member permissions */
 266 #define     __IOM    volatile            /*! Defines 'read / write' structure member permissions */
 267
 268 /*@} end of group SC000 */
 269
 270
 271
 272 /*******************************************************************************
 273  *                 Register Abstraction
 274   Core Register contain:
 275   - Core Register
 276   - Core NVIC Register
 277   - Core SCB Register
 278   - Core SysTick Register
 279   - Core MPU Register
 280  ******************************************************************************/
 281 /**
 282   \defgroup CMSIS_core_register Defines and Type Definitions
 283   \brief Type definitions and defines for Cortex-M processor based devices.
 284 */
 285
 286 /**
 287   \ingroup    CMSIS_core_register
 288   \defgroup   CMSIS_CORE  Status and Control Registers
 289   \brief      Core Register type definitions.
 290   @{
 291  */
 292
 293 /**
 294   \brief  Union type to access the Application Program Status Register (APSR).
 295  */
 296 typedef union
 297 {
 298   struct
 299   {
 300     uint32_t _reserved0:28;              /*!< bit:  0..27  Reserved */
 301     uint32_t V:1;                        /*!< bit:     28  Overflow condition code flag */
 302     uint32_t C:1;                        /*!< bit:     29  Carry condition code flag */
 303     uint32_t Z:1;                        /*!< bit:     30  Zero condition code flag */
 304     uint32_t N:1;                        /*!< bit:     31  Negative condition code flag */
 305   } b;                                   /*!< Structure used for bit  access */
 306   uint32_t w;                            /*!< Type      used for word access */
 307 } APSR_Type;
 308
 309 /* APSR Register Definitions */
 310 #define APSR_N_Pos                         31U                                            /*!< APSR: N Position */
 311 #define APSR_N_Msk                         (1UL << APSR_N_Pos)                            /*!< APSR: N Mask */
 312
 313 #define APSR_Z_Pos                         30U                                            /*!< APSR: Z Position */
 314 #define APSR_Z_Msk                         (1UL << APSR_Z_Pos)                            /*!< APSR: Z Mask */
 315
 316 #define APSR_C_Pos                         29U                                            /*!< APSR: C Position */
 317 #define APSR_C_Msk                         (1UL << APSR_C_Pos)                            /*!< APSR: C Mask */
 318
 319 #define APSR_V_Pos                         28U                                            /*!< APSR: V Position */
 320 #define APSR_V_Msk                         (1UL << APSR_V_Pos)                            /*!< APSR: V Mask */
 321
 322
 323 /**
 324   \brief  Union type to access the Interrupt Program Status Register (IPSR).
 325  */
 326 typedef union
 327 {
 328   struct
 329   {
 330     uint32_t ISR:9;                      /*!< bit:  0.. 8  Exception number */
 331     uint32_t _reserved0:23;              /*!< bit:  9..31  Reserved */
 332   } b;                                   /*!< Structure used for bit  access */
 333   uint32_t w;                            /*!< Type      used for word access */
 334 } IPSR_Type;
 335
 336 /* IPSR Register Definitions */
 337 #define IPSR_ISR_Pos                        0U                                            /*!< IPSR: ISR Position */
 338 #define IPSR_ISR_Msk                       (0x1FFUL /*<< IPSR_ISR_Pos*/)                  /*!< IPSR: ISR Mask */
 339
 340
 341 /**
 342   \brief  Union type to access the Special-Purpose Program Status Registers (xPSR).
 343  */
 344 typedef union
 345 {
 346   struct
 347   {
 348     uint32_t ISR:9;                      /*!< bit:  0.. 8  Exception number */
 349     uint32_t _reserved0:15;              /*!< bit:  9..23  Reserved */
 350     uint32_t T:1;                        /*!< bit:     24  Thumb bit        (read 0) */
 351     uint32_t _reserved1:3;               /*!< bit: 25..27  Reserved */
 352     uint32_t V:1;                        /*!< bit:     28  Overflow condition code flag */
 353     uint32_t C:1;                        /*!< bit:     29  Carry condition code flag */
 354     uint32_t Z:1;                        /*!< bit:     30  Zero condition code flag */
 355     uint32_t N:1;                        /*!< bit:     31  Negative condition code flag */
 356   } b;                                   /*!< Structure used for bit  access */
 357   uint32_t w;                            /*!< Type      used for word access */
 358 } xPSR_Type;
 359
 360 /* xPSR Register Definitions */
 361 #define xPSR_N_Pos                         31U                                            /*!< xPSR: N Position */
 362 #define xPSR_N_Msk                         (1UL << xPSR_N_Pos)                            /*!< xPSR: N Mask */
 363
 364 #define xPSR_Z_Pos                         30U                                            /*!< xPSR: Z Position */
 365 #define xPSR_Z_Msk                         (1UL << xPSR_Z_Pos)                            /*!< xPSR: Z Mask */
 366
 367 #define xPSR_C_Pos                         29U                                            /*!< xPSR: C Position */
 368 #define xPSR_C_Msk                         (1UL << xPSR_C_Pos)                            /*!< xPSR: C Mask */
 369
 370 #define xPSR_V_Pos                         28U                                            /*!< xPSR: V Position */
 371 #define xPSR_V_Msk                         (1UL << xPSR_V_Pos)                            /*!< xPSR: V Mask */
 372
 373 #define xPSR_T_Pos                         24U                                            /*!< xPSR: T Position */
 374 #define xPSR_T_Msk                         (1UL << xPSR_T_Pos)                            /*!< xPSR: T Mask */
 375
 376 #define xPSR_ISR_Pos                        0U                                            /*!< xPSR: ISR Position */
 377 #define xPSR_ISR_Msk                       (0x1FFUL /*<< xPSR_ISR_Pos*/)                  /*!< xPSR: ISR Mask */
 378
 379
 380 /**
 381   \brief  Union type to access the Control Registers (CONTROL).
 382  */
 383 typedef union
 384 {
 385   struct
 386   {
 387     uint32_t _reserved0:1;               /*!< bit:      0  Reserved */
 388     uint32_t SPSEL:1;                    /*!< bit:      1  Stack to be used */
 389     uint32_t _reserved1:30;              /*!< bit:  2..31  Reserved */
 390   } b;                                   /*!< Structure used for bit  access */
 391   uint32_t w;                            /*!< Type      used for word access */
 392 } CONTROL_Type;
 393
 394 /* CONTROL Register Definitions */
 395 #define CONTROL_SPSEL_Pos                   1U                                            /*!< CONTROL: SPSEL Position */
 396 #define CONTROL_SPSEL_Msk                  (1UL << CONTROL_SPSEL_Pos)                     /*!< CONTROL: SPSEL Mask */
 397
 398 /*@} end of group CMSIS_CORE */
 399
 400
 401 /**
 402   \ingroup    CMSIS_core_register
 403   \defgroup   CMSIS_NVIC  Nested Vectored Interrupt Controller (NVIC)
 404   \brief      Type definitions for the NVIC Registers
 405   @{
 406  */
 407
 408 /**
 409   \brief  Structure type to access the Nested Vectored Interrupt Controller (NVIC).
 410  */
 411 typedef struct
 412 {
 413   __IOM uint32_t ISER[1U];               /*!< Offset: 0x000 (R/W)  Interrupt Set Enable Register */
 414         uint32_t RESERVED0[31U];
 415   __IOM uint32_t ICER[1U];               /*!< Offset: 0x080 (R/W)  Interrupt Clear Enable Register */
 416         uint32_t RSERVED1[31U];
 417   __IOM uint32_t ISPR[1U];               /*!< Offset: 0x100 (R/W)  Interrupt Set Pending Register */
 418         uint32_t RESERVED2[31U];
 419   __IOM uint32_t ICPR[1U];               /*!< Offset: 0x180 (R/W)  Interrupt Clear Pending Register */
 420         uint32_t RESERVED3[31U];
 421         uint32_t RESERVED4[64U];
 422   __IOM uint32_t IP[8U];                 /*!< Offset: 0x300 (R/W)  Interrupt Priority Register */
 423 }  NVIC_Type;
 424
 425 /*@} end of group CMSIS_NVIC */
 426
 427
 428 /**
 429   \ingroup  CMSIS_core_register
 430   \defgroup CMSIS_SCB     System Control Block (SCB)
 431   \brief    Type definitions for the System Control Block Registers
 432   @{
 433  */
 434
 435 /**
 436   \brief  Structure type to access the System Control Block (SCB).
 437  */
 438 typedef struct
 439 {
 440   __IM  uint32_t CPUID;                  /*!< Offset: 0x000 (R/ )  CPUID Base Register */
 441   __IOM uint32_t ICSR;                   /*!< Offset: 0x004 (R/W)  Interrupt Control and State Register */
 442   __IOM uint32_t VTOR;                   /*!< Offset: 0x008 (R/W)  Vector Table Offset Register */
 443   __IOM uint32_t AIRCR;                  /*!< Offset: 0x00C (R/W)  Application Interrupt and Reset Control Register */
 444   __IOM uint32_t SCR;                    /*!< Offset: 0x010 (R/W)  System Control Register */
 445   __IOM uint32_t CCR;                    /*!< Offset: 0x014 (R/W)  Configuration Control Register */
 446         uint32_t RESERVED0[1U];
 447   __IOM uint32_t SHP[2U];                /*!< Offset: 0x01C (R/W)  System Handlers Priority Registers. [0] is RESERVED */
 448   __IOM uint32_t SHCSR;                  /*!< Offset: 0x024 (R/W)  System Handler Control and State Register */
 449         uint32_t RESERVED1[154U];
 450   __IOM uint32_t SFCR;                   /*!< Offset: 0x290 (R/W)  Security Features Control Register */
 451 } SCB_Type;
 452
 453 /* SCB CPUID Register Definitions */
 454 #define SCB_CPUID_IMPLEMENTER_Pos          24U                                            /*!< SCB CPUID: IMPLEMENTER Position */
 455 #define SCB_CPUID_IMPLEMENTER_Msk          (0xFFUL << SCB_CPUID_IMPLEMENTER_Pos)          /*!< SCB CPUID: IMPLEMENTER Mask */
 456
 457 #define SCB_CPUID_VARIANT_Pos              20U                                            /*!< SCB CPUID: VARIANT Position */
 458 #define SCB_CPUID_VARIANT_Msk              (0xFUL << SCB_CPUID_VARIANT_Pos)               /*!< SCB CPUID: VARIANT Mask */
 459
 460 #define SCB_CPUID_ARCHITECTURE_Pos         16U                                            /*!< SCB CPUID: ARCHITECTURE Position */
 461 #define SCB_CPUID_ARCHITECTURE_Msk         (0xFUL << SCB_CPUID_ARCHITECTURE_Pos)          /*!< SCB CPUID: ARCHITECTURE Mask */
 462
 463 #define SCB_CPUID_PARTNO_Pos                4U                                            /*!< SCB CPUID: PARTNO Position */
 464 #define SCB_CPUID_PARTNO_Msk               (0xFFFUL << SCB_CPUID_PARTNO_Pos)              /*!< SCB CPUID: PARTNO Mask */
 465
 466 #define SCB_CPUID_REVISION_Pos              0U                                            /*!< SCB CPUID: REVISION Position */
 467 #define SCB_CPUID_REVISION_Msk             (0xFUL /*<< SCB_CPUID_REVISION_Pos*/)          /*!< SCB CPUID: REVISION Mask */
 468
 469 /* SCB Interrupt Control State Register Definitions */
 470 #define SCB_ICSR_NMIPENDSET_Pos            31U                                            /*!< SCB ICSR: NMIPENDSET Position */
 471 #define SCB_ICSR_NMIPENDSET_Msk            (1UL << SCB_ICSR_NMIPENDSET_Pos)               /*!< SCB ICSR: NMIPENDSET Mask */
 472
 473 #define SCB_ICSR_PENDSVSET_Pos             28U                                            /*!< SCB ICSR: PENDSVSET Position */
 474 #define SCB_ICSR_PENDSVSET_Msk             (1UL << SCB_ICSR_PENDSVSET_Pos)                /*!< SCB ICSR: PENDSVSET Mask */
 475
 476 #define SCB_ICSR_PENDSVCLR_Pos             27U                                            /*!< SCB ICSR: PENDSVCLR Position */
 477 #define SCB_ICSR_PENDSVCLR_Msk             (1UL << SCB_ICSR_PENDSVCLR_Pos)                /*!< SCB ICSR: PENDSVCLR Mask */
 478
 479 #define SCB_ICSR_PENDSTSET_Pos             26U                                            /*!< SCB ICSR: PENDSTSET Position */
 480 #define SCB_ICSR_PENDSTSET_Msk             (1UL << SCB_ICSR_PENDSTSET_Pos)                /*!< SCB ICSR: PENDSTSET Mask */
 481
 482 #define SCB_ICSR_PENDSTCLR_Pos             25U                                            /*!< SCB ICSR: PENDSTCLR Position */
 483 #define SCB_ICSR_PENDSTCLR_Msk             (1UL << SCB_ICSR_PENDSTCLR_Pos)                /*!< SCB ICSR: PENDSTCLR Mask */
 484
 485 #define SCB_ICSR_ISRPREEMPT_Pos            23U                                            /*!< SCB ICSR: ISRPREEMPT Position */
 486 #define SCB_ICSR_ISRPREEMPT_Msk            (1UL << SCB_ICSR_ISRPREEMPT_Pos)               /*!< SCB ICSR: ISRPREEMPT Mask */
 487
 488 #define SCB_ICSR_ISRPENDING_Pos            22U                                            /*!< SCB ICSR: ISRPENDING Position */
 489 #define SCB_ICSR_ISRPENDING_Msk            (1UL << SCB_ICSR_ISRPENDING_Pos)               /*!< SCB ICSR: ISRPENDING Mask */
 490
 491 #define SCB_ICSR_VECTPENDING_Pos           12U                                            /*!< SCB ICSR: VECTPENDING Position */
 492 #define SCB_ICSR_VECTPENDING_Msk           (0x1FFUL << SCB_ICSR_VECTPENDING_Pos)          /*!< SCB ICSR: VECTPENDING Mask */
 493
 494 #define SCB_ICSR_VECTACTIVE_Pos             0U                                            /*!< SCB ICSR: VECTACTIVE Position */
 495 #define SCB_ICSR_VECTACTIVE_Msk            (0x1FFUL /*<< SCB_ICSR_VECTACTIVE_Pos*/)       /*!< SCB ICSR: VECTACTIVE Mask */
 496
 497 /* SCB Interrupt Control State Register Definitions */
 498 #define SCB_VTOR_TBLOFF_Pos                 7U                                            /*!< SCB VTOR: TBLOFF Position */
 499 #define SCB_VTOR_TBLOFF_Msk                (0x1FFFFFFUL << SCB_VTOR_TBLOFF_Pos)           /*!< SCB VTOR: TBLOFF Mask */
 500
 501 /* SCB Application Interrupt and Reset Control Register Definitions */
 502 #define SCB_AIRCR_VECTKEY_Pos              16U                                            /*!< SCB AIRCR: VECTKEY Position */
 503 #define SCB_AIRCR_VECTKEY_Msk              (0xFFFFUL << SCB_AIRCR_VECTKEY_Pos)            /*!< SCB AIRCR: VECTKEY Mask */
 504
 505 #define SCB_AIRCR_VECTKEYSTAT_Pos          16U                                            /*!< SCB AIRCR: VECTKEYSTAT Position */
 506 #define SCB_AIRCR_VECTKEYSTAT_Msk          (0xFFFFUL << SCB_AIRCR_VECTKEYSTAT_Pos)        /*!< SCB AIRCR: VECTKEYSTAT Mask */
 507
 508 #define SCB_AIRCR_ENDIANESS_Pos            15U                                            /*!< SCB AIRCR: ENDIANESS Position */
 509 #define SCB_AIRCR_ENDIANESS_Msk            (1UL << SCB_AIRCR_ENDIANESS_Pos)               /*!< SCB AIRCR: ENDIANESS Mask */
 510
 511 #define SCB_AIRCR_SYSRESETREQ_Pos           2U                                            /*!< SCB AIRCR: SYSRESETREQ Position */
 512 #define SCB_AIRCR_SYSRESETREQ_Msk          (1UL << SCB_AIRCR_SYSRESETREQ_Pos)             /*!< SCB AIRCR: SYSRESETREQ Mask */
 513
 514 #define SCB_AIRCR_VECTCLRACTIVE_Pos         1U                                            /*!< SCB AIRCR: VECTCLRACTIVE Position */
 515 #define SCB_AIRCR_VECTCLRACTIVE_Msk        (1UL << SCB_AIRCR_VECTCLRACTIVE_Pos)           /*!< SCB AIRCR: VECTCLRACTIVE Mask */
 516
 517 /* SCB System Control Register Definitions */
 518 #define SCB_SCR_SEVONPEND_Pos               4U                                            /*!< SCB SCR: SEVONPEND Position */
 519 #define SCB_SCR_SEVONPEND_Msk              (1UL << SCB_SCR_SEVONPEND_Pos)                 /*!< SCB SCR: SEVONPEND Mask */
 520
 521 #define SCB_SCR_SLEEPDEEP_Pos               2U                                            /*!< SCB SCR: SLEEPDEEP Position */
 522 #define SCB_SCR_SLEEPDEEP_Msk              (1UL << SCB_SCR_SLEEPDEEP_Pos)                 /*!< SCB SCR: SLEEPDEEP Mask */
 523
 524 #define SCB_SCR_SLEEPONEXIT_Pos             1U                                            /*!< SCB SCR: SLEEPONEXIT Position */
 525 #define SCB_SCR_SLEEPONEXIT_Msk            (1UL << SCB_SCR_SLEEPONEXIT_Pos)               /*!< SCB SCR: SLEEPONEXIT Mask */
 526
 527 /* SCB Configuration Control Register Definitions */
 528 #define SCB_CCR_STKALIGN_Pos                9U                                            /*!< SCB CCR: STKALIGN Position */
 529 #define SCB_CCR_STKALIGN_Msk               (1UL << SCB_CCR_STKALIGN_Pos)                  /*!< SCB CCR: STKALIGN Mask */
 530
 531 #define SCB_CCR_UNALIGN_TRP_Pos             3U                                            /*!< SCB CCR: UNALIGN_TRP Position */
 532 #define SCB_CCR_UNALIGN_TRP_Msk            (1UL << SCB_CCR_UNALIGN_TRP_Pos)               /*!< SCB CCR: UNALIGN_TRP Mask */
 533
 534 /* SCB System Handler Control and State Register Definitions */
 535 #define SCB_SHCSR_SVCALLPENDED_Pos         15U                                            /*!< SCB SHCSR: SVCALLPENDED Position */
 536 #define SCB_SHCSR_SVCALLPENDED_Msk         (1UL << SCB_SHCSR_SVCALLPENDED_Pos)            /*!< SCB SHCSR: SVCALLPENDED Mask */
 537
 538 /*@} end of group CMSIS_SCB */
 539
 540
 541 /**
 542   \ingroup  CMSIS_core_register
 543   \defgroup CMSIS_SCnSCB System Controls not in SCB (SCnSCB)
 544   \brief    Type definitions for the System Control and ID Register not in the SCB
 545   @{
 546  */
 547
 548 /**
 549   \brief  Structure type to access the System Control and ID Register not in the SCB.
 550  */
 551 typedef struct
 552 {
 553         uint32_t RESERVED0[2U];
 554   __IOM uint32_t ACTLR;                  /*!< Offset: 0x008 (R/W)  Auxiliary Control Register */
 555 } SCnSCB_Type;
 556
 557 /* Auxiliary Control Register Definitions */
 558 #define SCnSCB_ACTLR_DISMCYCINT_Pos         0U                                         /*!< ACTLR: DISMCYCINT Position */
 559 #define SCnSCB_ACTLR_DISMCYCINT_Msk        (1UL /*<< SCnSCB_ACTLR_DISMCYCINT_Pos*/)    /*!< ACTLR: DISMCYCINT Mask */
 560
 561 /*@} end of group CMSIS_SCnotSCB */
 562
 563
 564 /**
 565   \ingroup  CMSIS_core_register
 566   \defgroup CMSIS_SysTick     System Tick Timer (SysTick)
 567   \brief    Type definitions for the System Timer Registers.
 568   @{
 569  */
 570
 571 /**
 572   \brief  Structure type to access the System Timer (SysTick).
 573  */
 574 typedef struct
 575 {
 576   __IOM uint32_t CTRL;                   /*!< Offset: 0x000 (R/W)  SysTick Control and Status Register */
 577   __IOM uint32_t LOAD;                   /*!< Offset: 0x004 (R/W)  SysTick Reload Value Register */
 578   __IOM uint32_t VAL;                    /*!< Offset: 0x008 (R/W)  SysTick Current Value Register */
 579   __IM  uint32_t CALIB;                  /*!< Offset: 0x00C (R/ )  SysTick Calibration Register */
 580 } SysTick_Type;
 581
 582 /* SysTick Control / Status Register Definitions */
 583 #define SysTick_CTRL_COUNTFLAG_Pos         16U                                            /*!< SysTick CTRL: COUNTFLAG Position */
 584 #define SysTick_CTRL_COUNTFLAG_Msk         (1UL << SysTick_CTRL_COUNTFLAG_Pos)            /*!< SysTick CTRL: COUNTFLAG Mask */
 585
 586 #define SysTick_CTRL_CLKSOURCE_Pos          2U                                            /*!< SysTick CTRL: CLKSOURCE Position */
 587 #define SysTick_CTRL_CLKSOURCE_Msk         (1UL << SysTick_CTRL_CLKSOURCE_Pos)            /*!< SysTick CTRL: CLKSOURCE Mask */
 588
 589 #define SysTick_CTRL_TICKINT_Pos            1U                                            /*!< SysTick CTRL: TICKINT Position */
 590 #define SysTick_CTRL_TICKINT_Msk           (1UL << SysTick_CTRL_TICKINT_Pos)              /*!< SysTick CTRL: TICKINT Mask */
 591
 592 #define SysTick_CTRL_ENABLE_Pos             0U                                            /*!< SysTick CTRL: ENABLE Position */
 593 #define SysTick_CTRL_ENABLE_Msk            (1UL /*<< SysTick_CTRL_ENABLE_Pos*/)           /*!< SysTick CTRL: ENABLE Mask */
 594
 595 /* SysTick Reload Register Definitions */
 596 #define SysTick_LOAD_RELOAD_Pos             0U                                            /*!< SysTick LOAD: RELOAD Position */
 597 #define SysTick_LOAD_RELOAD_Msk            (0xFFFFFFUL /*<< SysTick_LOAD_RELOAD_Pos*/)    /*!< SysTick LOAD: RELOAD Mask */
 598
 599 /* SysTick Current Register Definitions */
 600 #define SysTick_VAL_CURRENT_Pos             0U                                            /*!< SysTick VAL: CURRENT Position */
 601 #define SysTick_VAL_CURRENT_Msk            (0xFFFFFFUL /*<< SysTick_VAL_CURRENT_Pos*/)    /*!< SysTick VAL: CURRENT Mask */
 602
 603 /* SysTick Calibration Register Definitions */
 604 #define SysTick_CALIB_NOREF_Pos            31U                                            /*!< SysTick CALIB: NOREF Position */
 605 #define SysTick_CALIB_NOREF_Msk            (1UL << SysTick_CALIB_NOREF_Pos)               /*!< SysTick CALIB: NOREF Mask */
 606
 607 #define SysTick_CALIB_SKEW_Pos             30U                                            /*!< SysTick CALIB: SKEW Position */
 608 #define SysTick_CALIB_SKEW_Msk             (1UL << SysTick_CALIB_SKEW_Pos)                /*!< SysTick CALIB: SKEW Mask */
 609
 610 #define SysTick_CALIB_TENMS_Pos             0U                                            /*!< SysTick CALIB: TENMS Position */
 611 #define SysTick_CALIB_TENMS_Msk            (0xFFFFFFUL /*<< SysTick_CALIB_TENMS_Pos*/)    /*!< SysTick CALIB: TENMS Mask */
 612
 613 /*@} end of group CMSIS_SysTick */
 614
 615 #if defined (__MPU_PRESENT) && (__MPU_PRESENT == 1U)
 616 /**
 617   \ingroup  CMSIS_core_register
 618   \defgroup CMSIS_MPU     Memory Protection Unit (MPU)
 619   \brief    Type definitions for the Memory Protection Unit (MPU)
 620   @{
 621  */
 622
 623 /**
 624   \brief  Structure type to access the Memory Protection Unit (MPU).
 625  */
 626 typedef struct
 627 {
 628   __IM  uint32_t TYPE;                   /*!< Offset: 0x000 (R/ )  MPU Type Register */
 629   __IOM uint32_t CTRL;                   /*!< Offset: 0x004 (R/W)  MPU Control Register */
 630   __IOM uint32_t RNR;                    /*!< Offset: 0x008 (R/W)  MPU Region RNRber Register */
 631   __IOM uint32_t RBAR;                   /*!< Offset: 0x00C (R/W)  MPU Region Base Address Register */
 632   __IOM uint32_t RASR;                   /*!< Offset: 0x010 (R/W)  MPU Region Attribute and Size Register */
 633 } MPU_Type;
 634
 635 /* MPU Type Register Definitions */
 636 #define MPU_TYPE_IREGION_Pos               16U                                            /*!< MPU TYPE: IREGION Position */
 637 #define MPU_TYPE_IREGION_Msk               (0xFFUL << MPU_TYPE_IREGION_Pos)               /*!< MPU TYPE: IREGION Mask */
 638
 639 #define MPU_TYPE_DREGION_Pos                8U                                            /*!< MPU TYPE: DREGION Position */
 640 #define MPU_TYPE_DREGION_Msk               (0xFFUL << MPU_TYPE_DREGION_Pos)               /*!< MPU TYPE: DREGION Mask */
 641
 642 #define MPU_TYPE_SEPARATE_Pos               0U                                            /*!< MPU TYPE: SEPARATE Position */
 643 #define MPU_TYPE_SEPARATE_Msk              (1UL /*<< MPU_TYPE_SEPARATE_Pos*/)             /*!< MPU TYPE: SEPARATE Mask */
 644
 645 /* MPU Control Register Definitions */
 646 #define MPU_CTRL_PRIVDEFENA_Pos             2U                                            /*!< MPU CTRL: PRIVDEFENA Position */
 647 #define MPU_CTRL_PRIVDEFENA_Msk            (1UL << MPU_CTRL_PRIVDEFENA_Pos)               /*!< MPU CTRL: PRIVDEFENA Mask */
 648
 649 #define MPU_CTRL_HFNMIENA_Pos               1U                                            /*!< MPU CTRL: HFNMIENA Position */
 650 #define MPU_CTRL_HFNMIENA_Msk              (1UL << MPU_CTRL_HFNMIENA_Pos)                 /*!< MPU CTRL: HFNMIENA Mask */
 651
 652 #define MPU_CTRL_ENABLE_Pos                 0U                                            /*!< MPU CTRL: ENABLE Position */
 653 #define MPU_CTRL_ENABLE_Msk                (1UL /*<< MPU_CTRL_ENABLE_Pos*/)               /*!< MPU CTRL: ENABLE Mask */
 654
 655 /* MPU Region Number Register Definitions */
 656 #define MPU_RNR_REGION_Pos                  0U                                            /*!< MPU RNR: REGION Position */
 657 #define MPU_RNR_REGION_Msk                 (0xFFUL /*<< MPU_RNR_REGION_Pos*/)             /*!< MPU RNR: REGION Mask */
 658
 659 /* MPU Region Base Address Register Definitions */
 660 #define MPU_RBAR_ADDR_Pos                   8U                                            /*!< MPU RBAR: ADDR Position */
 661 #define MPU_RBAR_ADDR_Msk                  (0xFFFFFFUL << MPU_RBAR_ADDR_Pos)              /*!< MPU RBAR: ADDR Mask */
 662
 663 #define MPU_RBAR_VALID_Pos                  4U                                            /*!< MPU RBAR: VALID Position */
 664 #define MPU_RBAR_VALID_Msk                 (1UL << MPU_RBAR_VALID_Pos)                    /*!< MPU RBAR: VALID Mask */
 665
 666 #define MPU_RBAR_REGION_Pos                 0U                                            /*!< MPU RBAR: REGION Position */
 667 #define MPU_RBAR_REGION_Msk                (0xFUL /*<< MPU_RBAR_REGION_Pos*/)             /*!< MPU RBAR: REGION Mask */
 668
 669 /* MPU Region Attribute and Size Register Definitions */
 670 #define MPU_RASR_ATTRS_Pos                 16U                                            /*!< MPU RASR: MPU Region Attribute field Position */
 671 #define MPU_RASR_ATTRS_Msk                 (0xFFFFUL << MPU_RASR_ATTRS_Pos)               /*!< MPU RASR: MPU Region Attribute field Mask */
 672
 673 #define MPU_RASR_XN_Pos                    28U                                            /*!< MPU RASR: ATTRS.XN Position */
 674 #define MPU_RASR_XN_Msk                    (1UL << MPU_RASR_XN_Pos)                       /*!< MPU RASR: ATTRS.XN Mask */
 675
 676 #define MPU_RASR_AP_Pos                    24U                                            /*!< MPU RASR: ATTRS.AP Position */
 677 #define MPU_RASR_AP_Msk                    (0x7UL << MPU_RASR_AP_Pos)                     /*!< MPU RASR: ATTRS.AP Mask */
 678
 679 #define MPU_RASR_TEX_Pos                   19U                                            /*!< MPU RASR: ATTRS.TEX Position */
 680 #define MPU_RASR_TEX_Msk                   (0x7UL << MPU_RASR_TEX_Pos)                    /*!< MPU RASR: ATTRS.TEX Mask */
 681
 682 #define MPU_RASR_S_Pos                     18U                                            /*!< MPU RASR: ATTRS.S Position */
 683 #define MPU_RASR_S_Msk                     (1UL << MPU_RASR_S_Pos)                        /*!< MPU RASR: ATTRS.S Mask */
 684
 685 #define MPU_RASR_C_Pos                     17U                                            /*!< MPU RASR: ATTRS.C Position */
 686 #define MPU_RASR_C_Msk                     (1UL << MPU_RASR_C_Pos)                        /*!< MPU RASR: ATTRS.C Mask */
 687
 688 #define MPU_RASR_B_Pos                     16U                                            /*!< MPU RASR: ATTRS.B Position */
 689 #define MPU_RASR_B_Msk                     (1UL << MPU_RASR_B_Pos)                        /*!< MPU RASR: ATTRS.B Mask */
 690
 691 #define MPU_RASR_SRD_Pos                    8U                                            /*!< MPU RASR: Sub-Region Disable Position */
 692 #define MPU_RASR_SRD_Msk                   (0xFFUL << MPU_RASR_SRD_Pos)                   /*!< MPU RASR: Sub-Region Disable Mask */
 693
 694 #define MPU_RASR_SIZE_Pos                   1U                                            /*!< MPU RASR: Region Size Field Position */
 695 #define MPU_RASR_SIZE_Msk                  (0x1FUL << MPU_RASR_SIZE_Pos)                  /*!< MPU RASR: Region Size Field Mask */
 696
 697 #define MPU_RASR_ENABLE_Pos                 0U                                            /*!< MPU RASR: Region enable bit Position */
 698 #define MPU_RASR_ENABLE_Msk                (1UL /*<< MPU_RASR_ENABLE_Pos*/)               /*!< MPU RASR: Region enable bit Disable Mask */
 699
 700 /*@} end of group CMSIS_MPU */
 701 #endif
 702
 703
 704 /**
 705   \ingroup  CMSIS_core_register
 706   \defgroup CMSIS_CoreDebug       Core Debug Registers (CoreDebug)
 707   \brief    SC000 Core Debug Registers (DCB registers, SHCSR, and DFSR) are only accessible over DAP and not via processor.
 708             Therefore they are not covered by the SC000 header file.
 709   @{
 710  */
 711 /*@} end of group CMSIS_CoreDebug */
 712
 713
 714 /**
 715   \ingroup    CMSIS_core_register
 716   \defgroup   CMSIS_core_bitfield     Core register bit field macros
 717   \brief      Macros for use with bit field definitions (xxx_Pos, xxx_Msk).
 718   @{
 719  */
 720
 721 /**
 722   \brief   Mask and shift a bit field value for use in a register bit range.
 723   \param[in] field  Name of the register bit field.
 724   \param[in] value  Value of the bit field. This parameter is interpreted as an uint32_t type.
 725   \return           Masked and shifted value.
 726 */
 727 #define _VAL2FLD(field, value)    (((uint32_t)(value) << field ## _Pos) & field ## _Msk)
 728
 729 /**
 730   \brief     Mask and shift a register value to extract a bit filed value.
 731   \param[in] field  Name of the register bit field.
 732   \param[in] value  Value of register. This parameter is interpreted as an uint32_t type.
 733   \return           Masked and shifted bit field value.
 734 */
 735 #define _FLD2VAL(field, value)    (((uint32_t)(value) & field ## _Msk) >> field ## _Pos)
 736
 737 /*@} end of group CMSIS_core_bitfield */
 738
 739
 740 /**
 741   \ingroup    CMSIS_core_register
 742   \defgroup   CMSIS_core_base     Core Definitions
 743   \brief      Definitions for base addresses, unions, and structures.
 744   @{
 745  */
 746
 747 /* Memory mapping of SC000 Hardware */
 748 #define SCS_BASE            (0xE000E000UL)                            /*!< System Control Space Base Address */
 749 #define SysTick_BASE        (SCS_BASE +  0x0010UL)                    /*!< SysTick Base Address */
 750 #define NVIC_BASE           (SCS_BASE +  0x0100UL)                    /*!< NVIC Base Address */
 751 #define SCB_BASE            (SCS_BASE +  0x0D00UL)                    /*!< System Control Block Base Address */
 752
 753 #define SCnSCB              ((SCnSCB_Type    *)     SCS_BASE      )   /*!< System control Register not in SCB */
 754 #define SCB                 ((SCB_Type       *)     SCB_BASE      )   /*!< SCB configuration struct */
 755 #define SysTick             ((SysTick_Type   *)     SysTick_BASE  )   /*!< SysTick configuration struct */
 756 #define NVIC                ((NVIC_Type      *)     NVIC_BASE     )   /*!< NVIC configuration struct */
 757
 758 #if defined (__MPU_PRESENT) && (__MPU_PRESENT == 1U)
 759   #define MPU_BASE          (SCS_BASE +  0x0D90UL)                    /*!< Memory Protection Unit */
 760   #define MPU               ((MPU_Type       *)     MPU_BASE      )   /*!< Memory Protection Unit */
 761 #endif
 762
 763 /*@} */
 764
 765
 766
 767 /*******************************************************************************
 768  *                Hardware Abstraction Layer
 769   Core Function Interface contains:
 770   - Core NVIC Functions
 771   - Core SysTick Functions
 772   - Core Register Access Functions
 773  ******************************************************************************/
 774 /**
 775   \defgroup CMSIS_Core_FunctionInterface Functions and Instructions Reference
 776 */
 777
 778
 779
 780 /* ##########################   NVIC functions  #################################### */
 781 /**
 782   \ingroup  CMSIS_Core_FunctionInterface
 783   \defgroup CMSIS_Core_NVICFunctions NVIC Functions
 784   \brief    Functions that manage interrupts and exceptions via the NVIC.
 785   @{
 786  */
 787
 788 /* Interrupt Priorities are WORD accessible only under ARMv6M                   */
 789 /* The following MACROS handle generation of the register offset and byte masks */
 790 #define _BIT_SHIFT(IRQn)         (  ((((uint32_t)(int32_t)(IRQn))         )      &  0x03UL) * 8UL)
 791 #define _SHP_IDX(IRQn)           ( (((((uint32_t)(int32_t)(IRQn)) & 0x0FUL)-8UL) >>    2UL)      )
 792 #define _IP_IDX(IRQn)            (   (((uint32_t)(int32_t)(IRQn))                >>    2UL)      )
 793
 794
 795 /**
 796   \brief   Enable Interrupt
 797   \details Enables a device specific interrupt in the NVIC interrupt controller.
 798   \param [in]      IRQn  Device specific interrupt number.
 799   \note    IRQn must not be negative.
 800  */
 801 __STATIC_INLINE void NVIC_EnableIRQ(IRQn_Type IRQn)
 802 {
 803   if ((int32_t)(IRQn) >= 0)
 804   {
 805     NVIC->ISER[0U] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));
 806   }
 807 }
 808
 809
 810 /**
 811   \brief   Get Interrupt Enable status
 812   \details Returns a device specific interrupt enable status from the NVIC interrupt controller.
 813   \param [in]      IRQn  Device specific interrupt number.
 814   \return             0  Interrupt is not enabled.
 815   \return             1  Interrupt is enabled.
 816   \note    IRQn must not be negative.
 817  */
 818 __STATIC_INLINE uint32_t NVIC_GetEnableIRQ(IRQn_Type IRQn)
 819 {
 820   if ((int32_t)(IRQn) >= 0)
 821   {
 822     return((uint32_t)(((NVIC->ISER[0U] & (1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL))) != 0UL) ? 1UL : 0UL));
 823   }
 824   else
 825   {
 826     return(0U);
 827   }
 828 }
 829
 830
 831 /**
 832   \brief   Disable Interrupt
 833   \details Disables a device specific interrupt in the NVIC interrupt controller.
 834   \param [in]      IRQn  Device specific interrupt number.
 835   \note    IRQn must not be negative.
 836  */
 837 __STATIC_INLINE void NVIC_DisableIRQ(IRQn_Type IRQn)
 838 {
 839   if ((int32_t)(IRQn) >= 0)
 840   {
 841     NVIC->ICER[0U] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));
 842   }
 843 }
 844
 845
 846 /**
 847   \brief   Get Pending Interrupt
 848   \details Reads the NVIC pending register and returns the pending bit for the specified device specific interrupt.
 849   \param [in]      IRQn  Device specific interrupt number.
 850   \return             0  Interrupt status is not pending.
 851   \return             1  Interrupt status is pending.
 852   \note    IRQn must not be negative.
 853  */
 854 __STATIC_INLINE uint32_t NVIC_GetPendingIRQ(IRQn_Type IRQn)
 855 {
 856   if ((int32_t)(IRQn) >= 0)
 857   {
 858     return((uint32_t)(((NVIC->ISPR[0U] & (1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL))) != 0UL) ? 1UL : 0UL));
 859   }
 860   else
 861   {
 862     return(0U);
 863   }
 864 }
 865
 866
 867 /**
 868   \brief   Set Pending Interrupt
 869   \details Sets the pending bit of a device specific interrupt in the NVIC pending register.
 870   \param [in]      IRQn  Device specific interrupt number.
 871   \note    IRQn must not be negative.
 872  */
 873 __STATIC_INLINE void NVIC_SetPendingIRQ(IRQn_Type IRQn)
 874 {
 875   if ((int32_t)(IRQn) >= 0)
 876   {
 877     NVIC->ISPR[0U] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));
 878   }
 879 }
 880
 881
 882 /**
 883   \brief   Clear Pending Interrupt
 884   \details Clears the pending bit of a device specific interrupt in the NVIC pending register.
 885   \param [in]      IRQn  Device specific interrupt number.
 886   \note    IRQn must not be negative.
 887  */
 888 __STATIC_INLINE void NVIC_ClearPendingIRQ(IRQn_Type IRQn)
 889 {
 890   if ((int32_t)(IRQn) >= 0)
 891   {
 892     NVIC->ICPR[0U] = (uint32_t)(1UL << (((uint32_t)(int32_t)IRQn) & 0x1FUL));
 893   }
 894 }
 895
 896
 897 /**
 898   \brief   Set Interrupt Priority
 899   \details Sets the priority of a device specific interrupt or a processor exception.
 900            The interrupt number can be positive to specify a device specific interrupt,
 901            or negative to specify a processor exception.
 902   \param [in]      IRQn  Interrupt number.
 903   \param [in]  priority  Priority to set.
 904   \note    The priority cannot be set for every processor exception.
 905  */
 906 __STATIC_INLINE void NVIC_SetPriority(IRQn_Type IRQn, uint32_t priority)
 907 {
 908   if ((int32_t)(IRQn) >= 0)
 909   {
 910     NVIC->IP[_IP_IDX(IRQn)]  = ((uint32_t)(NVIC->IP[_IP_IDX(IRQn)]  & ~(0xFFUL << _BIT_SHIFT(IRQn))) |
 911        (((priority << (8U - __NVIC_PRIO_BITS)) & (uint32_t)0xFFUL) << _BIT_SHIFT(IRQn)));
 912   }
 913   else
 914   {
 915     SCB->SHP[_SHP_IDX(IRQn)] = ((uint32_t)(SCB->SHP[_SHP_IDX(IRQn)] & ~(0xFFUL << _BIT_SHIFT(IRQn))) |
 916        (((priority << (8U - __NVIC_PRIO_BITS)) & (uint32_t)0xFFUL) << _BIT_SHIFT(IRQn)));
 917   }
 918 }
 919
 920
 921 /**
 922   \brief   Get Interrupt Priority
 923   \details Reads the priority of a device specific interrupt or a processor exception.
 924            The interrupt number can be positive to specify a device specific interrupt,
 925            or negative to specify a processor exception.
 926   \param [in]   IRQn  Interrupt number.
 927   \return             Interrupt Priority.
 928                       Value is aligned automatically to the implemented priority bits of the microcontroller.
 929  */
 930 __STATIC_INLINE uint32_t NVIC_GetPriority(IRQn_Type IRQn)
 931 {
 932
 933   if ((int32_t)(IRQn) >= 0)
 934   {
 935     return((uint32_t)(((NVIC->IP[ _IP_IDX(IRQn)] >> _BIT_SHIFT(IRQn) ) & (uint32_t)0xFFUL) >> (8U - __NVIC_PRIO_BITS)));
 936   }
 937   else
 938   {
 939     return((uint32_t)(((SCB->SHP[_SHP_IDX(IRQn)] >> _BIT_SHIFT(IRQn) ) & (uint32_t)0xFFUL) >> (8U - __NVIC_PRIO_BITS)));
 940   }
 941 }
 942
 943
 944 /**
 945   \brief   System Reset
 946   \details Initiates a system reset request to reset the MCU.
 947  */
 948 __STATIC_INLINE void NVIC_SystemReset(void)
 949 {
 950   __DSB();                                                          /* Ensure all outstanding memory accesses included
 951                                                                        buffered write are completed before reset */
 952   SCB->AIRCR  = ((0x5FAUL << SCB_AIRCR_VECTKEY_Pos) |
 953                  SCB_AIRCR_SYSRESETREQ_Msk);
 954   __DSB();                                                          /* Ensure completion of memory access */
 955
 956   for(;;)                                                           /* wait until reset */
 957   {
 958     __NOP();
 959   }
 960 }
 961
 962 /*@} end of CMSIS_Core_NVICFunctions */
 963
 964
 965 /* ##########################  FPU functions  #################################### */
 966 /**
 967   \ingroup  CMSIS_Core_FunctionInterface
 968   \defgroup CMSIS_Core_FpuFunctions FPU Functions
 969   \brief    Function that provides FPU type.
 970   @{
 971  */
 972
 973 /**
 974   \brief   get FPU type
 975   \details returns the FPU type
 976   \returns
 977    - \b  0: No FPU
 978    - \b  1: Single precision FPU
 979    - \b  2: Double + Single precision FPU
 980  */
 981 __STATIC_INLINE uint32_t SCB_GetFPUType(void)
 982 {
 983     return 0U;           /* No FPU */
 984 }
 985
 986
 987 /*@} end of CMSIS_Core_FpuFunctions */
 988
 989
 990
 991 /* ##################################    SysTick function  ############################################ */
 992 /**
 993   \ingroup  CMSIS_Core_FunctionInterface
 994   \defgroup CMSIS_Core_SysTickFunctions SysTick Functions
 995   \brief    Functions that configure the System.
 996   @{
 997  */
 998
 999 #if defined (__Vendor_SysTickConfig) && (__Vendor_SysTickConfig == 0U)
1000
1001 /**
1002   \brief   System Tick Configuration
1003   \details Initializes the System Timer and its interrupt, and starts the System Tick Timer.
1004            Counter is in free running mode to generate periodic interrupts.
1005   \param [in]  ticks  Number of ticks between two interrupts.
1006   \return          0  Function succeeded.
1007   \return          1  Function failed.
1008   \note    When the variable <b>__Vendor_SysTickConfig</b> is set to 1, then the
1009            function <b>SysTick_Config</b> is not included. In this case, the file <b><i>device</i>.h</b>
1010            must contain a vendor-specific implementation of this function.
1011  */
1012 __STATIC_INLINE uint32_t SysTick_Config(uint32_t ticks)
1013 {
1014   if ((ticks - 1UL) > SysTick_LOAD_RELOAD_Msk)
1015   {
1016     return (1UL);                                                   /* Reload value impossible */
1017   }
1018
1019   SysTick->LOAD  = (uint32_t)(ticks - 1UL);                         /* set reload register */
1020   NVIC_SetPriority (SysTick_IRQn, (1UL << __NVIC_PRIO_BITS) - 1UL); /* set Priority for Systick Interrupt */
1021   SysTick->VAL   = 0UL;                                             /* Load the SysTick Counter Value */
1022   SysTick->CTRL  = SysTick_CTRL_CLKSOURCE_Msk |
1023                    SysTick_CTRL_TICKINT_Msk   |
1024                    SysTick_CTRL_ENABLE_Msk;                         /* Enable SysTick IRQ and SysTick Timer */
1025   return (0UL);                                                     /* Function successful */
1026 }
1027
1028 #endif
1029
1030 /*@} end of CMSIS_Core_SysTickFunctions */
1031
1032
1033
1034
1035 #ifdef __cplusplus
1036 }
1037 #endif
1038
1039 #endif /* __CORE_SC000_H_DEPENDANT */
1040
1041 #endif /* __CMSIS_GENERIC */