begriffs open source - cmsis/blob - CMSIS/DoxyGen/Core/src/Overview.txt

   1 /** \mainpage Overview
   2
   3 CMSIS-Core (Cortex-M) implements the basic run-time system for a Cortex-M device and gives the user access to the processor core and the device peripherals.
   4 In detail it defines:
   5  - <b>Hardware Abstraction Layer (HAL)</b> for Cortex-M processor registers with standardized  definitions for the SysTick, NVIC, System Control Block registers, MPU registers, FPU registers, and core access functions.
   6  - <b>System exception names</b> to interface to system exceptions without having compatibility issues.
   7  - <b>Methods to organize header files</b> that makes it easy to learn new Cortex-M microcontroller products and improve software portability. This includes naming conventions for device-specific interrupts.
   8  - <b>Methods for system initialization</b> to be used by each MCU vendor. For example, the standardized SystemInit() function is essential for configuring the clock system of the device.
   9  - <b>Intrinsic functions</b> used to generate CPU instructions that are not supported by standard C functions.
  10  - A variable to determine the <b>system clock frequency</b> which simplifies the setup the SysTick timer.
  11
  12
  13 The following sections provide details about the CMSIS-Core (Cortex-M):
  14  - \ref using_pg describes the project setup and shows a simple program example.
  15  - \ref using_TrustZone_pg "Using TrustZone&reg; for Armv8-M" describes how to use the security extensions available in the Armv8-M architecture.
  16  - \ref templates_pg describes the files of the CMSIS-Core (Cortex-M) in detail and explains how to adapt template files provided by Arm to silicon vendor devices.
  17  - \ref coreMISRA_Exceptions_pg describes the violations to the MISRA standard.
  18  - <a href="Modules.html">\b Reference </a> describe the features and functions of the \ref device_h_pg in detail.
  19  - <a href="Annotated.html">\b Data \b Structures </a> describe the data structures of the \ref device_h_pg in detail.
  20
  21 <hr>
  22
  23 CMSIS-Core (Cortex-M) in ARM::CMSIS Pack
  24 -----------------------------
  25
  26 Files relevant to CMSIS-Core (Cortex-M) are present in the following <b>ARM::CMSIS</b> directories:
  27 |File/Folder                   |Content                                                                 |
  28 |------------------------------|------------------------------------------------------------------------|
  29 |\b CMSIS\\Documentation\\Core | This documentation                                                     |
  30 |\b CMSIS\\Core\\Include       | CMSIS-Core (Cortex-M) header files (for example core_cm3.h, core_cmInstr.h, etc.) |
  31 |\b Device                     | \ref using_ARM_pg "Arm reference implementations" of Cortex-M devices  |
  32 |\b Device\\\_Template_Vendor  | \ref templates_pg for extension by silicon vendors                     |
  33
  34 <hr>
  35
  36 \section ref_v6-v8M Processor Support
  37
  38 CMSIS supports the complete range of <a href="http://www.arm.com/products/processors/cortex-m/index.php" target="_blank"><b>Cortex-M processors</b></a> (with exception of Cortex-M1) and
  39 the <a href="http://www.arm.com/products/processors/instruction-set-architectures/armv8-m-architecture.php" target="_blank"><b>Armv8-M architecture</b></a> including security extensions.
  40
  41 \subsection ref_man_sec Cortex-M Reference Manuals
  42
  43 The Cortex-M Device Generic User Guides contain the programmers model and detailed information about the core peripherals and are available for:
  44
  45 - <a href="http://infocenter.arm.com/help/topic/com.arm.doc.dui0497a/DUI0497A_cortex_m0_r0p0_generic_ug.pdf" target="_blank"><b>Cortex-M0 Devices Generic User Guide</b></a> (Armv6-M architecture)
  46 - <a href="http://infocenter.arm.com/help/topic/com.arm.doc.dui0662b/DUI0662B_cortex_m0p_r0p1_dgug.pdf" target="_blank"><b>Cortex-M0+ Devices Generic User Guide</b></a> (Armv6-M architecture)
  47 - <a href="http://infocenter.arm.com/help/topic/com.arm.doc.dui0552a/DUI0552A_cortex_m3_dgug.pdf" target="_blank"><b>Cortex-M3 Devices Generic User Guide</b></a> (Armv7-M architecture)
  48 - <a href="http://infocenter.arm.com/help/topic/com.arm.doc.dui0553a/DUI0553A_cortex_m4_dgug.pdf" target="_blank"><b>Cortex-M4 Devices Generic User Guide</b></a> (ARMv7-M architecture)
  49 - <a href="http://infocenter.arm.com/help/topic/com.arm.doc.dui0646a/DUI0646A_cortex_m7_dgug.pdf" target="_blank"><b>Cortex-M7 Devices Generic User Guide</b></a> (Armv7-M architecture)
  50
  51 The \b Cortex-M23 and \b Cortex-M33 are described with Technical Reference Manuals that are available here:
  52 - <a href="http://infocenter.arm.com/help/topic/com.arm.doc.ddi0550c/cortex_m23_r1p0_technical_reference_manual_DDI0550C_en.pdf" target="_blank"><b>Cortex-M23 Technical Reference Manual</b></a> (Armv8-M baseline architecture)
  53 - <a href="http://infocenter.arm.com/help/topic/com.arm.doc.100230_0002_00_en/cortex_m33_trm_100230_0002_00_en.pdf" target="_blank"><b>Cortex-M33 Technical Reference Manual</b></a> (Armv8-M mainline architecture)
  54
  55 \subsection ARMv8M Armv8-M Architecture
  56
  57 Armv8-M introduces two profiles \b baseline (for power and area constrained applications) and \b mainline (full-featured with optional SIMD, floating-point, and co-processor extensions).
  58 Both Armv8-M profiles are supported by CMSIS.
  59
  60 The Armv8-M Architecture is described in the <a href="http://developer.arm.com/products/architecture/m-profile/docs/ddi0553/latest/armv8-m-architecture-reference-manual" target="_blank"><b>Armv8-M Architecture Reference Manual</b></a>.
  61
  62 <hr>
  63
  64 \section tested_tools_sec Tested and Verified Toolchains
  65
  66 The \ref templates_pg supplied by Arm have been tested and verified with the following toolchains:
  67  - Arm: Arm Compiler 5.06 update 6 (not for Cortex-M23, Cortex-M33, Armv8-M)
  68  - Arm: Arm Compiler 6.9
  69  - Arm: Arm Compiler 6.6.2 (not for Cortex-M0, Cortex-M23, Cortex-M33, Armv8-M)
  70  - GNU: GNU Tools for Arm Embedded 6.3.1 20170620
  71  - IAR: IAR ANSI C/C++ Compiler for Arm 8.20.1.14183
  72
  73 <hr>
  74 */
  75 /*=======0=========1=========2=========3=========4=========5=========6=========7=========8=========9=========0=========1====*/
  76 /**
  77
  78 \page core_revisionHistory Revision History of CMSIS-Core (Cortex-M)
  79
  80 <table class="cmtable" summary="Revision History">
  81     <tr>
  82       <th>Version</th>
  83       <th>Description</th>
  84     </tr>
  85     <tr>
  86       <td>V5.4.1</td>
  87       <td>
  88         Added: Cortex-M35P support.\n
  89       </td>
  90     </tr>
  91     <tr>
  92       <td>V5.1.2</td>
  93       <td>
  94         Removed using get/set built-ins FPSCR in GCC >= 7.2 due to shortcomings.\n
  95         Added __NO_RETURN to __NVIC_SystemReset() to silence compiler warnings.\n
  96         Added support for Cortex-M1 (beta). \n
  97         Removed usage of register keyword. \n
  98         Added defines for EXC_RETURN, FNC_RETURN and integrity signature values. \n
  99         Enhanced MPUv7 API with defines for memory access attributes.\n
 100       </td>
 101     </tr>
 102     <tr>
 103       <td>V5.1.1</td>
 104       <td>
 105         Aligned MSPLIM and PSPLIM access functions along supported compilers.\n
 106       </td>
 107     </tr>
 108     <tr>
 109       <td>V5.1.0</td>
 110       <td>
 111         Added MPU Functions for ARMv8-M for Cortex-M23/M33.\n
 112         Moved __SSAT and __USAT intrinsics to CMSIS-Core.\n
 113         Aligned __REV, __REV16 and __REVSH intrinsics along supported compilers.\n
 114       </td>
 115     </tr>
 116     <tr>
 117       <td>V5.0.2</td>
 118       <td>
 119         Added macros  \ref \__UNALIGNED_UINT16_READ,  \ref \__UNALIGNED_UINT16_WRITE.\n
 120         Added macros  \ref \__UNALIGNED_UINT32_READ,  \ref \__UNALIGNED_UINT32_WRITE.\n
 121         Deprecated macro  \ref \__UNALIGNED_UINT32.\n
 122         Changed \ref version_control_gr macros to be core agnostic. \n
 123         Added \ref mpu_functions for Cortex-M0+/M3/M4/M7.
 124       </td>
 125     </tr>
 126     <tr>
 127       <td>V5.0.1</td>
 128       <td>
 129         Added: macro \ref \__PACKED_STRUCT. \n
 130         Added: uVisor support. \n
 131       </td>
 132     </tr>
 133     <tr>
 134       <td>V5.00</td>
 135       <td>
 136         Added: Cortex-M23, Cortex-M33 support.\n
 137         Added: macro __SAU_PRESENT with __SAU_REGION_PRESENT. \n
 138         Replaced: macro __SAU_PRESENT with __SAU_REGION_PRESENT. \n
 139         Reworked: SAU register and functions. \n
 140         Added: macro \ref \__ALIGNED. \n
 141         Updated: function \ref SCB_EnableICache. \n
 142         Added: cmsis_compiler.h with compiler specific CMSIS macros, functions, instructions. \n
 143         Added: macro \ref \__PACKED. \n
 144         Updated: compiler specific include files. \n
 145         Updated: core dependant include files. \n
 146         Removed: deprecated files core_cmfunc.h, core_cminstr.h, core_cmsimd.h.
 147       </td>
 148     </tr>
 149     <tr>
 150       <td>V5.00<br>Beta 6</td>
 151       <td>
 152         Added: SCB_CFSR register bit definitions. \n
 153         Added: function \ref NVIC_GetEnableIRQ. \n
 154         Updated: core instruction macros \ref \__NOP, \ref \__WFI, \ref \__WFE, \ref \__SEV for toolchain GCC.
 155       </td>
 156     </tr>
 157     <tr>
 158       <td>V5.00<br>Beta 5</td>
 159       <td>
 160         Moved: DSP libraries from CMSIS/DSP/Lib to CMSIS/Lib. \n
 161         Added: DSP libraries build projects to CMSIS pack.
 162       </td>
 163     </tr>
 164     <tr>
 165       <td>V5.00<br>Beta 4</td>
 166       <td>
 167         Updated: ARMv8M device files. \n
 168         Corrected: ARMv8MBL interrupts. \n
 169         Reworked: NVIC functions.
 170       </td>
 171     </tr>
 172     <tr>
 173       <td>V5.00<br>Beta 2</td>
 174       <td>
 175         Changed: ARMv8M SAU regions to 8. \n
 176         Changed: moved function \ref TZ_SAU_Setup to file partition_&lt;device&gt;.h. \n
 177         Changed: license under Apache-2.0. \n
 178         Added: check if macro is defined before use. \n
 179         Corrected: function \ref SCB_DisableDCache. \n
 180         Corrected: macros \ref \_VAL2FLD, \ref \_FLD2VAL. \n
 181         Added: NVIC function virtualization with macros \ref CMSIS_NVIC_VIRTUAL and \ref CMSIS_VECTAB_VIRTUAL.
 182       </td>
 183     </tr>
 184     <tr>
 185       <td>V5.00<br>Beta 1</td>
 186       <td>
 187         Renamed: cmsis_armcc_V6.h to cmsis_armclang.h.\n
 188         Renamed: core\_*.h to lower case.\n
 189         Added: function \ref SCB_GetFPUType to all CMSIS cores.\n
 190         Added: ARMv8-M support.
 191       </td>
 192     </tr>
 193     <tr>
 194       <td>V4.30</td>
 195       <td>
 196         Corrected: DoxyGen function parameter comments.\n
 197         Corrected: IAR toolchain: removed for \ref NVIC_SystemReset the attribute(noreturn).\n
 198         Corrected: GCC toolchain: suppressed irrelevant compiler warnings.\n
 199         Added: Support files for Arm Compiler v6 (cmsis_armcc_v6.h).
 200       </td>
 201     </tr>
 202     <tr>
 203       <td>V4.20</td>
 204       <td>
 205         Corrected: MISRA-C:2004 violations. \n
 206         Corrected: predefined macro for TI CCS Compiler. \n
 207         Corrected: function \ref __SHADD16 in arm_math.h. \n
 208         Updated: cache functions for Cortex-M7. \n
 209         Added: macros \ref _VAL2FLD, \ref _FLD2VAL to core\_*.h. \n
 210         Updated: functions \ref __QASX, \ref __QSAX, \ref __SHASX, \ref __SHSAX. \n
 211      Corrected: potential bug in function \ref __SHADD16.
 212     </td>
 213     </tr>
 214     <tr>
 215       <td>V4.10</td>
 216       <td>
 217         Corrected: MISRA-C:2004 violations. \n
 218         Corrected: intrinsic functions \ref __DSB, \ref __DMB, \ref __ISB. \n
 219         Corrected: register definitions for ITCMCR register. \n
 220         Corrected: register definitions for \ref CONTROL_Type register. \n
 221         Added: functions \ref SCB_GetFPUType, \ref SCB_InvalidateDCache_by_Addr to core_cm7.h. \n
 222         Added: register definitions for \ref APSR_Type, \ref IPSR_Type, \ref xPSR_Type register. \n
 223         Added: \ref __set_BASEPRI_MAX function to core_cmFunc.h. \n
 224         Added: intrinsic functions \ref __RBIT, \ref __CLZ  for Cortex-M0/CortexM0+. \n
 225       </td>
 226     </tr>
 227     <tr>
 228       <td>V4.00</td>
 229       <td>
 230         Added: Cortex-M7 support.\n
 231         Added: intrinsic functions for \ref __RRX, \ref __LDRBT, \ref __LDRHT, \ref __LDRT, \ref __STRBT, \ref __STRHT, and \ref __STRT  \n
 232       </td>
 233     </tr>
 234     <tr>
 235       <td>V3.40</td>
 236       <td>Corrected: C++ include guard settings.\n</td>
 237     </tr>
 238     <tr>
 239       <td>V3.30</td>
 240       <td>
 241         Added: COSMIC tool chain support.\n
 242         Corrected: GCC __SMLALDX instruction intrinsic for Cortex-M4.\n
 243         Corrected: GCC __SMLALD instruction intrinsic for Cortex-M4.\n
 244         Corrected: GCC/CLang warnings.\n
 245       </td>
 246     </tr>
 247     <tr>
 248       <td>V3.20</td>
 249       <td>
 250         Added: \ref __BKPT instruction intrinsic.\n
 251         Added: \ref __SMMLA instruction intrinsic for Cortex-M4.\n
 252         Corrected: \ref ITM_SendChar.\n
 253         Corrected: \ref __enable_irq, \ref __disable_irq and inline assembly for GCC Compiler.\n
 254         Corrected: \ref NVIC_GetPriority and VTOR_TBLOFF for Cortex-M0/M0+, SC000. \n
 255         Corrected: rework of in-line assembly functions to remove potential compiler warnings.\n
 256       </td>
 257     </tr>
 258     <tr>
 259       <td>V3.01</td>
 260       <td>Added support for Cortex-M0+ processor.\n</td>
 261     </tr>
 262     <tr>
 263       <td>V3.00</td>
 264       <td>
 265         Added support for GNU GCC ARM Embedded Compiler. \n
 266         Added function \ref __ROR.\n
 267         Added \ref regMap_pg for TPIU, DWT. \n
 268         Added support for \ref core_config_sect "SC000 and SC300 processors".\n
 269         Corrected \ref ITM_SendChar function. \n
 270         Corrected the functions \ref __STREXB, \ref __STREXH, \ref __STREXW for the GNU GCC compiler section. \n
 271         Documentation restructured.
 272       </td>
 273     </tr>
 274     <tr>
 275       <td>V2.10</td>
 276       <td>
 277         Updated documentation.\n
 278         Updated CMSIS core include files.\n
 279         Changed CMSIS/Device folder structure.\n
 280         Added support for Cortex-M0, Cortex-M4 w/o FPU to CMSIS DSP library.\n
 281         Reworked CMSIS DSP library examples.
 282       </td>
 283     </tr>
 284     <tr>
 285       <td>V2.00</td>
 286       <td>Added support for Cortex-M4 processor.</td>
 287     </tr>
 288     <tr>
 289       <td>V1.30</td>
 290       <td>
 291         Reworked Startup Concept.\n
 292         Added additional Debug Functionality.\n
 293         Changed folder structure.\n
 294         Added doxygen comments.\n
 295         Added definitions for bit.
 296       </td>
 297     </tr>
 298     <tr>
 299       <td>V1.01</td>
 300       <td>Added support for Cortex-M0 processor.</td>
 301     </tr>
 302     <tr>
 303       <td>V1.01</td>
 304       <td>Added intrinsic functions for \ref __LDREXB, \ref __LDREXH, \ref __LDREXW, \ref __STREXB, \ref __STREXH, \ref __STREXW, and \ref __CLREX</td>
 305     </tr>
 306     <tr>
 307       <td>V1.00</td>
 308       <td>Initial Release for Cortex-M3 processor.</td>
 309     </tr>
 310 </table>
 311
 312 */
 313
 314