begriffs open source - cmsis/blob - CMSIS/DoxyGen/Core/src/Overview.txt

   1 /** \mainpage Overview
   2
   3 CMSIS-Core (Cortex-M) implements the basic run-time system for a Cortex-M device and gives the user access to the processor core and the device peripherals.
   4 In detail it defines:
   5  - <b>Hardware Abstraction Layer (HAL)</b> for Cortex-M processor registers with standardized  definitions for the SysTick, NVIC, System Control Block registers, MPU registers, FPU registers, and core access functions.
   6  - <b>System exception names</b> to interface to system exceptions without having compatibility issues.
   7  - <b>Methods to organize header files</b> that makes it easy to learn new Cortex-M microcontroller products and improve software portability. This includes naming conventions for device-specific interrupts.
   8  - <b>Methods for system initialization</b> to be used by each MCU vendor. For example, the standardized SystemInit() function is essential for configuring the clock system of the device.
   9  - <b>Intrinsic functions</b> used to generate CPU instructions that are not supported by standard C functions.
  10  - A variable to determine the <b>system clock frequency</b> which simplifies the setup the SysTick timer.
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  13 The following sections provide details about the CMSIS-Core (Cortex-M):
  14  - \ref using_pg describes the project setup and shows a simple program example.
  15 \if ARMv8M
  16  - \ref using_TrustZone_pg "Using TrustZone&reg; for Armv8-M" describes how to use the security extensions available in the Armv8-M architecture.
  17 \endif
  18  - \ref templates_pg describes the files of the CMSIS-Core (Cortex-M) in detail and explains how to adapt template files provided by Arm to silicon vendor devices.
  19  - \ref coreMISRA_Exceptions_pg describes the violations to the MISRA standard.
  20  - <a href="modules.html">\b Reference </a> describe the features and functions of the \ref device_h_pg in detail.
  21  - <a href="annotated.html">\b Data \b Structures </a> describe the data structures of the \ref device_h_pg in detail.
  22
  23 <hr>
  24
  25 CMSIS-Core (Cortex-M) in ARM::CMSIS Pack
  26 -----------------------------
  27
  28 Files relevant to CMSIS-Core (Cortex-M) are present in the following <b>ARM::CMSIS</b> directories:
  29 |File/Folder                   |Content                                                                 |
  30 |------------------------------|------------------------------------------------------------------------|
  31 |\b CMSIS\\Documentation\\Core | This documentation                                                     |
  32 |\b CMSIS\\Core\\Include       | CMSIS-Core (Cortex-M) header files (for example core_cm3.h, core_cmInstr.h, etc.) |
  33 |\b Device                     | \ref using_ARM_pg "Arm reference implementations" of Cortex-M devices  |
  34 |\b Device\\\_Template_Vendor  | \ref templates_pg for extension by silicon vendors                     |
  35
  36 <hr>
  37
  38 \section ref_v6-v8M Processor Support
  39
  40 CMSIS supports the complete range of <a href="https://developer.arm.com/products/processors/cortex-m" target="_blank"><b>Cortex-M processors</b></a> and
  41 the <a href="https://developer.arm.com/architectures/cpu-architecture/m-profile" target="_blank"><b>Armv8-M/v8.1-M architecture</b></a> including security extensions.
  42
  43 \subsection ref_man_sec Cortex-M Generic User Guides
  44
  45 The Cortex-M Device Generic User Guides contain the programmers model and detailed information about the core peripherals and are available for:
  46
  47 - <a href="https://developer.arm.com/documentation/dui0497a/latest/" target="_blank"><b>Cortex-M0 Devices Generic User Guide</b></a> (Armv6-M architecture)
  48 - <a href="https://developer.arm.com/documentation/dui0662/latest/"  target="_blank"><b>Cortex-M0+ Devices Generic User Guide</b></a> (Armv6-M architecture)
  49 - <a href="https://developer.arm.com/documentation/dui0552/latest/"  target="_blank"><b>Cortex-M3 Devices Generic User Guide</b></a> (Armv7-M architecture)
  50 - <a href="https://developer.arm.com/documentation/dui0553/latest/"  target="_blank"><b>Cortex-M4 Devices Generic User Guide</b></a> (Armv7-M architecture)
  51 - <a href="https://developer.arm.com/documentation/dui0646/latest/"  target="_blank"><b>Cortex-M7 Devices Generic User Guide</b></a> (Armv7-M architecture)
  52 - <a href="https://developer.arm.com/documentation/dui1095/latest/"  target="_blank"><b>Cortex-M23 Devices Generic User Guide</b></a> (Armv8-M architecture)
  53 - <a href="https://developer.arm.com/documentation/100235/latest/"   target="_blank"><b>Cortex-M33 Devices Generic User Guide</b></a> (Armv8-M architecture)
  54 - <a href="https://developer.arm.com/documentation/101273/latest/"   target="_blank"><b>Cortex-M55 Devices Generic User Guide</b></a> (Armv8.1-M architecture)
  55 - <a href="https://developer.arm.com/documentation/101928/latest"   target="_blank"><b>Cortex-M85 Devices Generic User Guide</b></a> (Armv8.1-M architecture)
  56
  57 CMSIS also supports the following Cortex-M processor variants:
  58 - <a href="https://developer.arm.com/products/processors/cortex-m/cortex-m1"       target="_blank"><b>Cortex-M1</b></a> is a processor designed specifically for implementation in FPGAs (Armv6-M architecture).
  59 - <a href="https://developer.arm.com/products/processors/cortex-m/sc000-processor" target="_blank"><b>SecurCore SC000</b></a> is designed specifically for smartcard and security applications (Armv6-M architecture).
  60 - <a href="https://developer.arm.com/products/processors/cortex-m/sc300-processor" target="_blank"><b>SecurCore SC300</b></a> is designed specifically for smartcard and security applications (Armv7-M architecture).
  61 - <a href="https://developer.arm.com/products/processors/cortex-m/cortex-m35p"     target="_blank"><b>Cortex-M35P</b></a> is a temper resistant Cortex-M processor with optional software isolation using TrustZone for Armv8-M.
  62
  63 \subsection ARMv8M Armv8-M and Armv8.1-M Architecture
  64
  65 Armv8-M introduces two profiles \b baseline (for power and area constrained applications) and \b mainline (full-featured with optional SIMD, floating-point, and co-processor extensions).
  66 Both Armv8-M profiles and Armv8.1-M are supported by CMSIS.
  67
  68 The Armv8-M architecture is described in the <a href="https://developer.arm.com/documentation/ddi0553/latest/" target="_blank"><b>Armv8-M Architecture Reference Manual</b></a>.
  69
  70 The Armv8.1-M architecture further extends Armv8-M with Helium (the so called M-Profile Vector Extension (MVE)), as well as further instruction set and debug extensions.
  71 More information about Armv8.1-M architecture is available under <a href="https://developer.arm.com/technologies/helium" target="_blank"><b>Arm Helium technology</b></a>.
  72
  73 <hr>
  74
  75 \section tested_tools_sec Tested and Verified Toolchains
  76
  77 The \ref templates_pg supplied by Arm have been tested and verified with the following toolchains:
  78  - Arm: Arm Compiler 5.06 update 7 (not for Cortex-M23/33/35P/55/85, Armv8-M, Armv8.1-M)
  79  - Arm: Arm Compiler 6.16
  80  - Arm: Arm Compiler 6.6.4 (not for Cortex-M0/23/33/35P/55/85, Armv8-M, Armv8.1-M)
  81  - GNU: GNU Arm Embedded Toolchain 10-2020-q4-major (10.2.1 20201103)
  82  - IAR: IAR ANSI C/C++ Compiler for Arm 8.20.1.14183
  83 */
  84 /*=======0=========1=========2=========3=========4=========5=========6=========7=========8=========9=========0=========1====*/
  85 /**
  86
  87 \page core_revisionHistory Revision History of CMSIS-Core (Cortex-M)
  88
  89 <table class="cmtable" summary="Revision History">
  90     <tr>
  91       <th>Version</th>
  92       <th>Description</th>
  93     </tr>
  94     <tr>
  95       <td>V5.6.0</td>
  96       <td>
  97         <ul>
  98           <li>Added: Arm Cortex-M85 cpu support</li>
  99           <li>Added: Arm China Star-MC1 cpu support</li>
 100           <li>Updated: system_ARMCM55.c</li>
 101         </ul>
 102       </td>
 103     </tr>
 104     <tr>
 105       <td>V5.5.0</td>
 106       <td>
 107         <ul>
 108           <li>Updated GCC LinkerDescription, GCC Assembler startup</li>
 109           <li>Added ARMv8-M Stack Sealing (to linker, startup) for toolchain ARM, GCC</li>
 110           <li>Changed C-Startup to default Startup.</li>
 111           </li>
 112             Updated Armv8-M Assembler startup to use GAS syntax<br>
 113             Note: Updating existing projects may need manual user interaction!
 114           </li>
 115         </ul>
 116       </td>
 117     </tr>
 118     <tr>
 119       <td>V5.4.0</td>
 120       <td>
 121         <ul>
 122 \if ARMv8M
 123           <li>Added: Cortex-M55 cpu support</li>
 124           <li>Enhanced: MVE support for Armv8.1-MML</li>
 125 \endif
 126           <li>Fixed: Device config define checks</li>
 127           <li>Added: L1 Cache functions for Armv7-M and later</li>
 128         </ul>
 129       </td>
 130     </tr>
 131     <tr>
 132       <td>V5.3.0</td>
 133       <td>
 134         <ul>
 135           <li>Added: Provisions for compiler-independent C startup code.</li>
 136         </ul>
 137       </td>
 138     </tr>
 139     <tr>
 140       <td>V5.2.1</td>
 141       <td>
 142         <ul>
 143           <li>Fixed: Compilation issue in cmsis_armclang_ltm.h introduced in 5.2.0</li>
 144         </ul>
 145       </td>
 146     </tr>
 147     <tr>
 148       <td>V5.2.0</td>
 149       <td>
 150         <ul>
 151           <li>Added: Cortex-M35P support.</li>
 152           <li>Added: Cortex-M1 support.
 153           <li>Added: Armv8.1 architecture support.
 154           <li>Added: \ref __RESTRICT and \ref __STATIC_FORCEINLINE compiler control macros.
 155         </ul>
 156       </td>
 157     </tr>
 158     <tr>
 159       <td>V5.1.2</td>
 160       <td>
 161         <ul>
 162           <li>Removed using get/set built-ins FPSCR in GCC >= 7.2 due to shortcomings.</li>
 163           <li>Added __NO_RETURN to __NVIC_SystemReset() to silence compiler warnings.</li>
 164           <li>Added support for Cortex-M1 (beta).</li>
 165           <li>Removed usage of register keyword.</li>
 166           <li>Added defines for EXC_RETURN, FNC_RETURN and integrity signature values.</li>
 167           <li>Enhanced MPUv7 API with defines for memory access attributes.</li>
 168         </ul>
 169       </td>
 170     </tr>
 171     <tr>
 172       <td>V5.1.1</td>
 173       <td>
 174         <ul>
 175           <li>Aligned MSPLIM and PSPLIM access functions along supported compilers.</li>
 176         </ul>
 177       </td>
 178     </tr>
 179     <tr>
 180       <td>V5.1.0</td>
 181       <td>
 182         <ul>
 183           <li>Added MPU Functions for ARMv8-M for Cortex-M23/M33.</li>
 184           <li>Moved __SSAT and __USAT intrinsics to CMSIS-Core.</li>
 185           <li>Aligned __REV, __REV16 and __REVSH intrinsics along supported compilers.</li>
 186         </ul>
 187       </td>
 188     </tr>
 189     <tr>
 190       <td>V5.0.2</td>
 191       <td>
 192         <ul>
 193           <li>Added macros  \ref \__UNALIGNED_UINT16_READ,  \ref \__UNALIGNED_UINT16_WRITE.</li>
 194           <li>Added macros  \ref \__UNALIGNED_UINT32_READ,  \ref \__UNALIGNED_UINT32_WRITE.</li>
 195           <li>Deprecated macro  \ref \__UNALIGNED_UINT32.</li>
 196           <li>Changed \ref version_control_gr macros to be core agnostic.</li>
 197           <li>Added \ref mpu_functions for Cortex-M0+/M3/M4/M7.</li>
 198         </ul>
 199       </td>
 200     </tr>
 201     <tr>
 202       <td>V5.0.1</td>
 203       <td>
 204         <ul>
 205           <li>Added: macro \ref \__PACKED_STRUCT.</li>
 206           <li>Added: uVisor support.</li>
 207         </ul>
 208       </td>
 209     </tr>
 210     <tr>
 211       <td>V5.00</td>
 212       <td>
 213         <ul>
 214           <li>Added: Cortex-M23, Cortex-M33 support.</li>
 215           <li>Added: macro __SAU_PRESENT with __SAU_REGION_PRESENT.</li>
 216           <li>Replaced: macro __SAU_PRESENT with __SAU_REGION_PRESENT.</li>
 217           <li>Reworked: SAU register and functions.</li>
 218           <li>Added: macro \ref \__ALIGNED.</li>
 219           <li>Updated: function \ref SCB_EnableICache.</li>
 220           <li>Added: cmsis_compiler.h with compiler specific CMSIS macros, functions, instructions.</li>
 221           <li>Added: macro \ref \__PACKED.</li>
 222           <li>Updated: compiler specific include files.</li>
 223           <li>Updated: core dependant include files.</li>
 224           <li>Removed: deprecated files core_cmfunc.h, core_cminstr.h, core_cmsimd.h.</li>
 225         </ul>
 226       </td>
 227     </tr>
 228     <tr>
 229       <td>V5.00<br>Beta 6</td>
 230       <td>
 231         <ul>
 232           <li>Added: SCB_CFSR register bit definitions.</li>
 233           <li>Added: function \ref NVIC_GetEnableIRQ.</li>
 234           <li>Updated: core instruction macros \ref \__NOP, \ref \__WFI, \ref \__WFE, \ref \__SEV for toolchain GCC.</li>
 235         </ul>
 236       </td>
 237     </tr>
 238     <tr>
 239       <td>V5.00<br>Beta 5</td>
 240       <td>
 241         <ul>
 242           <li>Moved: DSP libraries from CMSIS/DSP/Lib to CMSIS/Lib.</li>
 243           <li>Added: DSP libraries build projects to CMSIS pack.</li>
 244         </ul>
 245       </td>
 246     </tr>
 247     <tr>
 248       <td>V5.00<br>Beta 4</td>
 249       <td>
 250         <ul>
 251           <li>Updated: ARMv8M device files.</li>
 252           <li>Corrected: ARMv8MBL interrupts.</li>
 253           <li>Reworked: NVIC functions.</li>
 254         </ul>
 255       </td>
 256     </tr>
 257     <tr>
 258       <td>V5.00<br>Beta 2</td>
 259       <td>
 260         <ul>
 261 \if ARMv8M
 262           <li>Changed: ARMv8M SAU regions to 8.</li>
 263           <li>Changed: moved function \ref TZ_SAU_Setup to file partition_&lt;device&gt;.h.</li>
 264 \endif
 265           <li>Changed: license under Apache-2.0.</li>
 266           <li>Added: check if macro is defined before use.</li>
 267           <li>Corrected: function \ref SCB_DisableDCache.</li>
 268           <li>Corrected: macros \ref \_VAL2FLD, \ref \_FLD2VAL.</li>
 269           <li>Added: NVIC function virtualization with macros \ref CMSIS_NVIC_VIRTUAL and \ref CMSIS_VECTAB_VIRTUAL.</li>
 270         </ul>
 271       </td>
 272     </tr>
 273     <tr>
 274       <td>V5.00<br>Beta 1</td>
 275       <td>
 276         <ul>
 277           <li>Renamed: cmsis_armcc_V6.h to cmsis_armclang.h.</li>
 278           <li>Renamed: core\_*.h to lower case.</li>
 279           <li>Added: function \ref SCB_GetFPUType to all CMSIS cores.</li>
 280           <li>Added: ARMv8-M support.</li>
 281         </ul>
 282       </td>
 283     </tr>
 284     <tr>
 285       <td>V4.30</td>
 286       <td>
 287         <ul>
 288           <li>Corrected: DoxyGen function parameter comments.</li>
 289           <li>Corrected: IAR toolchain: removed for \ref NVIC_SystemReset the attribute(noreturn).</li>
 290           <li>Corrected: GCC toolchain: suppressed irrelevant compiler warnings.</li>
 291           <li>Added: Support files for Arm Compiler v6 (cmsis_armcc_v6.h).</li>
 292         </ul>
 293       </td>
 294     </tr>
 295     <tr>
 296       <td>V4.20</td>
 297       <td>
 298         <ul>
 299           <li>Corrected: MISRA-C:2004 violations.</li>
 300           <li>Corrected: predefined macro for TI CCS Compiler.</li>
 301           <li>Corrected: function \ref __SHADD16 in arm_math.h.</li>
 302           <li>Updated: cache functions for Cortex-M7.</li>
 303           <li>Added: macros \ref _VAL2FLD, \ref _FLD2VAL to core\_*.h.</li>
 304           <li>Updated: functions \ref __QASX, \ref __QSAX, \ref __SHASX, \ref __SHSAX.</li>
 305           <li>Corrected: potential bug in function \ref __SHADD16.</li>
 306         </ul>
 307       </td>
 308     </tr>
 309     <tr>
 310       <td>V4.10</td>
 311       <td>
 312         <ul>
 313           <li>Corrected: MISRA-C:2004 violations.</li>
 314           <li>Corrected: intrinsic functions \ref __DSB, \ref __DMB, \ref __ISB.</li>
 315           <li>Corrected: register definitions for ITCMCR register.</li>
 316           <li>Corrected: register definitions for \ref CONTROL_Type register.</li>
 317           <li>Added: functions \ref SCB_GetFPUType, \ref SCB_InvalidateDCache_by_Addr to core_cm7.h.</li>
 318           <li>Added: register definitions for \ref APSR_Type, \ref IPSR_Type, \ref xPSR_Type register.</li>
 319           <li>Added: \ref __set_BASEPRI_MAX function to core_cmFunc.h.</li>
 320           <li>Added: intrinsic functions \ref __RBIT, \ref __CLZ  for Cortex-M0/CortexM0+.</li>
 321         </ul>
 322       </td>
 323     </tr>
 324     <tr>
 325       <td>V4.00</td>
 326       <td>
 327         <ul>
 328           <li>Added: Cortex-M7 support.</li>
 329           <li>Added: intrinsic functions for \ref __RRX, \ref __LDRBT, \ref __LDRHT, \ref __LDRT, \ref __STRBT, \ref __STRHT, and \ref __STRT</li>
 330         </ul>
 331       </td>
 332     </tr>
 333     <tr>
 334       <td>V3.40</td>
 335       <td>
 336        <ul>
 337          <li>Corrected: C++ include guard settings.</li>
 338        </ul>
 339      </td>
 340     </tr>
 341     <tr>
 342       <td>V3.30</td>
 343       <td>
 344         <ul>
 345           <li>Added: COSMIC tool chain support.</li>
 346           <li>Corrected: GCC __SMLALDX instruction intrinsic for Cortex-M4.</li>
 347           <li>Corrected: GCC __SMLALD instruction intrinsic for Cortex-M4.</li>
 348           <li>Corrected: GCC/CLang warnings.</li>
 349         </ul>
 350       </td>
 351     </tr>
 352     <tr>
 353       <td>V3.20</td>
 354       <td>
 355         <ul>
 356           <li>Added: \ref __BKPT instruction intrinsic.</li>
 357           <li>Added: \ref __SMMLA instruction intrinsic for Cortex-M4.</li>
 358           <li>Corrected: \ref ITM_SendChar.</li>
 359           <li>Corrected: \ref __enable_irq, \ref __disable_irq and inline assembly for GCC Compiler.</li>
 360           <li>Corrected: \ref NVIC_GetPriority and VTOR_TBLOFF for Cortex-M0/M0+, SC000.</li>
 361           <li>Corrected: rework of in-line assembly functions to remove potential compiler warnings.</li>
 362         </ul>
 363       </td>
 364     </tr>
 365     <tr>
 366       <td>V3.01</td>
 367       <td>
 368        <ul>
 369          <li>Added support for Cortex-M0+ processor.</li>
 370        </ul>
 371      </td>
 372     </tr>
 373     <tr>
 374       <td>V3.00</td>
 375       <td>
 376         <ul>
 377           <li>Added support for GNU GCC ARM Embedded Compiler.</li>
 378           <li>Added function \ref __ROR.</li>
 379           <li>Added \ref regMap_pg for TPIU, DWT.</li>
 380           <li>Added support for \ref core_config_sect "SC000 and SC300 processors".</li>
 381           <li>Corrected \ref ITM_SendChar function.</li>
 382           <li>Corrected the functions \ref __STREXB, \ref __STREXH, \ref __STREXW for the GNU GCC compiler section.</li>
 383           <li>Documentation restructured.</li>
 384         </ul>
 385       </td>
 386     </tr>
 387     <tr>
 388       <td>V2.10</td>
 389       <td>
 390         <ul>
 391           <li>Updated documentation.</li>
 392           <li>Updated CMSIS core include files.</li>
 393           <li>Changed CMSIS/Device folder structure.</li>
 394           <li>Added support for Cortex-M0, Cortex-M4 w/o FPU to CMSIS DSP library.</li>
 395           <li>Reworked CMSIS DSP library examples.</li>
 396         </ul>
 397       </td>
 398     </tr>
 399     <tr>
 400       <td>V2.00</td>
 401       <td>
 402        <ul>
 403          <li>Added support for Cortex-M4 processor.</li>
 404        </ul>
 405      </td>
 406     </tr>
 407     <tr>
 408       <td>V1.30</td>
 409       <td>
 410         <ul>
 411           <li>Reworked Startup Concept.</li>
 412           <li>Added additional Debug Functionality.</li>
 413           <li>Changed folder structure.</li>
 414           <li>Added doxygen comments.</li>
 415           <li>Added definitions for bit.</li>
 416         </ul>
 417       </td>
 418     </tr>
 419     <tr>
 420       <td>V1.01</td>
 421       <td>
 422        <ul>
 423          <li>Added support for Cortex-M0 processor.</li>
 424        </ul>
 425       </td>
 426     </tr>
 427     <tr>
 428       <td>V1.01</td>
 429       <td>
 430        <ul>
 431          <li>Added intrinsic functions for \ref __LDREXB, \ref __LDREXH, \ref __LDREXW, \ref __STREXB, \ref __STREXH, \ref __STREXW, and \ref __CLREX</li>
 432        </ul>
 433      </td>
 434     </tr>
 435     <tr>
 436       <td>V1.00</td>
 437       <td>
 438        <ul>
 439          <li>Initial Release for Cortex-M3 processor.</li>
 440        </ul>
 441      </td>
 442     </tr>
 443 </table>
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 445 */
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