begriffs open source - cmsis/blob - CMSIS/Core/Include/cmsis_armclang.h

   1 /**************************************************************************//**\r
   2  * @file     cmsis_armclang.h\r
   3  * @brief    CMSIS Cortex-M Core Function/Instruction Header File\r
   4  * @version  V5.00\r
   5  * @date     02. March 2016\r
   6  ******************************************************************************/\r
   7 /*\r
   8  * Copyright (c) 2009-2016 ARM Limited. All rights reserved.\r
   9  *\r
  10  * SPDX-License-Identifier: Apache-2.0\r
  11  *\r
  12  * Licensed under the Apache License, Version 2.0 (the License); you may\r
  13  * not use this file except in compliance with the License.\r
  14  * You may obtain a copy of the License at\r
  15  *\r
  16  * http://www.apache.org/licenses/LICENSE-2.0\r
  17  *\r
  18  * Unless required by applicable law or agreed to in writing, software\r
  19  * distributed under the License is distributed on an AS IS BASIS, WITHOUT\r
  20  * WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.\r
  21  * See the License for the specific language governing permissions and\r
  22  * limitations under the License.\r
  23  */\r
  24 \r
  25 #ifndef __CMSIS_ARMCLANG_H\r
  26 #define __CMSIS_ARMCLANG_H\r
  27 \r
  28 \r
  29 /* ###########################  Core Function Access  ########################### */\r
  30 /** \ingroup  CMSIS_Core_FunctionInterface\r
  31     \defgroup CMSIS_Core_RegAccFunctions CMSIS Core Register Access Functions\r
  32   @{\r
  33  */\r
  34 \r
  35 /**\r
  36   \brief   Enable IRQ Interrupts\r
  37   \details Enables IRQ interrupts by clearing the I-bit in the CPSR.\r
  38            Can only be executed in Privileged modes.\r
  39  */\r
  40 __attribute__((always_inline)) __STATIC_INLINE void __enable_irq(void)\r
  41 {\r
  42   __ASM volatile ("cpsie i" : : : "memory");\r
  43 }\r
  44 \r
  45 \r
  46 /**\r
  47   \brief   Disable IRQ Interrupts\r
  48   \details Disables IRQ interrupts by setting the I-bit in the CPSR.\r
  49            Can only be executed in Privileged modes.\r
  50  */\r
  51 __attribute__((always_inline)) __STATIC_INLINE void __disable_irq(void)\r
  52 {\r
  53   __ASM volatile ("cpsid i" : : : "memory");\r
  54 }\r
  55 \r
  56 \r
  57 /**\r
  58   \brief   Get Control Register\r
  59   \details Returns the content of the Control Register.\r
  60   \return               Control Register value\r
  61  */\r
  62 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_CONTROL(void)\r
  63 {\r
  64   uint32_t result;\r
  65 \r
  66   __ASM volatile ("MRS %0, control" : "=r" (result) );\r
  67   return(result);\r
  68 }\r
  69 \r
  70 \r
  71 #if  (__ARM_FEATURE_CMSE == 3U)\r
  72 /**\r
  73   \brief   Get Control Register (non-secure)\r
  74   \details Returns the content of the non-secure Control Register when in secure mode.\r
  75   \return               non-secure Control Register value\r
  76  */\r
  77 __attribute__((always_inline)) __STATIC_INLINE uint32_t __TZ_get_CONTROL_NS(void)\r
  78 {\r
  79   uint32_t result;\r
  80 \r
  81   __ASM volatile ("MRS %0, control_ns" : "=r" (result) );\r
  82   return(result);\r
  83 }\r
  84 #endif\r
  85 \r
  86 \r
  87 /**\r
  88   \brief   Set Control Register\r
  89   \details Writes the given value to the Control Register.\r
  90   \param [in]    control  Control Register value to set\r
  91  */\r
  92 __attribute__((always_inline)) __STATIC_INLINE void __set_CONTROL(uint32_t control)\r
  93 {\r
  94   __ASM volatile ("MSR control, %0" : : "r" (control) : "memory");\r
  95 }\r
  96 \r
  97 \r
  98 #if  (__ARM_FEATURE_CMSE == 3U)\r
  99 /**\r
 100   \brief   Set Control Register (non-secure)\r
 101   \details Writes the given value to the non-secure Control Register when in secure state.\r
 102   \param [in]    control  Control Register value to set\r
 103  */\r
 104 __attribute__((always_inline)) __STATIC_INLINE void __TZ_set_CONTROL_NS(uint32_t control)\r
 105 {\r
 106   __ASM volatile ("MSR control_ns, %0" : : "r" (control) : "memory");\r
 107 }\r
 108 #endif\r
 109 \r
 110 \r
 111 /**\r
 112   \brief   Get IPSR Register\r
 113   \details Returns the content of the IPSR Register.\r
 114   \return               IPSR Register value\r
 115  */\r
 116 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_IPSR(void)\r
 117 {\r
 118   uint32_t result;\r
 119 \r
 120   __ASM volatile ("MRS %0, ipsr" : "=r" (result) );\r
 121   return(result);\r
 122 }\r
 123 \r
 124 \r
 125 #if  (__ARM_FEATURE_CMSE == 3U)\r
 126 /**\r
 127   \brief   Get IPSR Register (non-secure)\r
 128   \details Returns the content of the non-secure IPSR Register when in secure state.\r
 129   \return               IPSR Register value\r
 130  */\r
 131 __attribute__((always_inline)) __STATIC_INLINE uint32_t __TZ_get_IPSR_NS(void)\r
 132 {\r
 133   uint32_t result;\r
 134 \r
 135   __ASM volatile ("MRS %0, ipsr_ns" : "=r" (result) );\r
 136   return(result);\r
 137 }\r
 138 #endif\r
 139 \r
 140 \r
 141 /**\r
 142   \brief   Get APSR Register\r
 143   \details Returns the content of the APSR Register.\r
 144   \return               APSR Register value\r
 145  */\r
 146 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_APSR(void)\r
 147 {\r
 148   uint32_t result;\r
 149 \r
 150   __ASM volatile ("MRS %0, apsr" : "=r" (result) );\r
 151   return(result);\r
 152 }\r
 153 \r
 154 \r
 155 #if  (__ARM_FEATURE_CMSE == 3U)\r
 156 /**\r
 157   \brief   Get APSR Register (non-secure)\r
 158   \details Returns the content of the non-secure APSR Register when in secure state.\r
 159   \return               APSR Register value\r
 160  */\r
 161 __attribute__((always_inline)) __STATIC_INLINE uint32_t __TZ_get_APSR_NS(void)\r
 162 {\r
 163   uint32_t result;\r
 164 \r
 165   __ASM volatile ("MRS %0, apsr_ns" : "=r" (result) );\r
 166   return(result);\r
 167 }\r
 168 #endif\r
 169 \r
 170 \r
 171 /**\r
 172   \brief   Get xPSR Register\r
 173   \details Returns the content of the xPSR Register.\r
 174   \return               xPSR Register value\r
 175  */\r
 176 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_xPSR(void)\r
 177 {\r
 178   uint32_t result;\r
 179 \r
 180   __ASM volatile ("MRS %0, xpsr" : "=r" (result) );\r
 181   return(result);\r
 182 }\r
 183 \r
 184 \r
 185 #if  (__ARM_FEATURE_CMSE == 3U)\r
 186 /**\r
 187   \brief   Get xPSR Register (non-secure)\r
 188   \details Returns the content of the non-secure xPSR Register when in secure state.\r
 189   \return               xPSR Register value\r
 190  */\r
 191 __attribute__((always_inline)) __STATIC_INLINE uint32_t __TZ_get_xPSR_NS(void)\r
 192 {\r
 193   uint32_t result;\r
 194 \r
 195   __ASM volatile ("MRS %0, xpsr_ns" : "=r" (result) );\r
 196   return(result);\r
 197 }\r
 198 #endif\r
 199 \r
 200 \r
 201 /**\r
 202   \brief   Get Process Stack Pointer\r
 203   \details Returns the current value of the Process Stack Pointer (PSP).\r
 204   \return               PSP Register value\r
 205  */\r
 206 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_PSP(void)\r
 207 {\r
 208   register uint32_t result;\r
 209 \r
 210   __ASM volatile ("MRS %0, psp"  : "=r" (result) );\r
 211   return(result);\r
 212 }\r
 213 \r
 214 \r
 215 #if  (__ARM_FEATURE_CMSE == 3U)\r
 216 /**\r
 217   \brief   Get Process Stack Pointer (non-secure)\r
 218   \details Returns the current value of the non-secure Process Stack Pointer (PSP) when in secure state.\r
 219   \return               PSP Register value\r
 220  */\r
 221 __attribute__((always_inline)) __STATIC_INLINE uint32_t __TZ_get_PSP_NS(void)\r
 222 {\r
 223   register uint32_t result;\r
 224 \r
 225   __ASM volatile ("MRS %0, psp_ns"  : "=r" (result) );\r
 226   return(result);\r
 227 }\r
 228 #endif\r
 229 \r
 230 \r
 231 /**\r
 232   \brief   Set Process Stack Pointer\r
 233   \details Assigns the given value to the Process Stack Pointer (PSP).\r
 234   \param [in]    topOfProcStack  Process Stack Pointer value to set\r
 235  */\r
 236 __attribute__((always_inline)) __STATIC_INLINE void __set_PSP(uint32_t topOfProcStack)\r
 237 {\r
 238   __ASM volatile ("MSR psp, %0" : : "r" (topOfProcStack) : "sp");\r
 239 }\r
 240 \r
 241 \r
 242 #if  (__ARM_FEATURE_CMSE == 3U)\r
 243 /**\r
 244   \brief   Set Process Stack Pointer (non-secure)\r
 245   \details Assigns the given value to the non-secure Process Stack Pointer (PSP) when in secure state.\r
 246   \param [in]    topOfProcStack  Process Stack Pointer value to set\r
 247  */\r
 248 __attribute__((always_inline)) __STATIC_INLINE void __TZ_set_PSP_NS(uint32_t topOfProcStack)\r
 249 {\r
 250   __ASM volatile ("MSR psp_ns, %0" : : "r" (topOfProcStack) : "sp");\r
 251 }\r
 252 #endif\r
 253 \r
 254 \r
 255 /**\r
 256   \brief   Get Main Stack Pointer\r
 257   \details Returns the current value of the Main Stack Pointer (MSP).\r
 258   \return               MSP Register value\r
 259  */\r
 260 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_MSP(void)\r
 261 {\r
 262   register uint32_t result;\r
 263 \r
 264   __ASM volatile ("MRS %0, msp" : "=r" (result) );\r
 265   return(result);\r
 266 }\r
 267 \r
 268 \r
 269 #if  (__ARM_FEATURE_CMSE == 3U)\r
 270 /**\r
 271   \brief   Get Main Stack Pointer (non-secure)\r
 272   \details Returns the current value of the non-secure Main Stack Pointer (MSP) when in secure state.\r
 273   \return               MSP Register value\r
 274  */\r
 275 __attribute__((always_inline)) __STATIC_INLINE uint32_t __TZ_get_MSP_NS(void)\r
 276 {\r
 277   register uint32_t result;\r
 278 \r
 279   __ASM volatile ("MRS %0, msp_ns" : "=r" (result) );\r
 280   return(result);\r
 281 }\r
 282 #endif\r
 283 \r
 284 \r
 285 /**\r
 286   \brief   Set Main Stack Pointer\r
 287   \details Assigns the given value to the Main Stack Pointer (MSP).\r
 288   \param [in]    topOfMainStack  Main Stack Pointer value to set\r
 289  */\r
 290 __attribute__((always_inline)) __STATIC_INLINE void __set_MSP(uint32_t topOfMainStack)\r
 291 {\r
 292   __ASM volatile ("MSR msp, %0" : : "r" (topOfMainStack) : "sp");\r
 293 }\r
 294 \r
 295 \r
 296 #if  (__ARM_FEATURE_CMSE == 3U)\r
 297 /**\r
 298   \brief   Set Main Stack Pointer (non-secure)\r
 299   \details Assigns the given value to the non-secure Main Stack Pointer (MSP) when in secure state.\r
 300   \param [in]    topOfMainStack  Main Stack Pointer value to set\r
 301  */\r
 302 __attribute__((always_inline)) __STATIC_INLINE void __TZ_set_MSP_NS(uint32_t topOfMainStack)\r
 303 {\r
 304   __ASM volatile ("MSR msp_ns, %0" : : "r" (topOfMainStack) : "sp");\r
 305 }\r
 306 #endif\r
 307 \r
 308 \r
 309 /**\r
 310   \brief   Get Priority Mask\r
 311   \details Returns the current state of the priority mask bit from the Priority Mask Register.\r
 312   \return               Priority Mask value\r
 313  */\r
 314 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_PRIMASK(void)\r
 315 {\r
 316   uint32_t result;\r
 317 \r
 318   __ASM volatile ("MRS %0, primask" : "=r" (result) );\r
 319   return(result);\r
 320 }\r
 321 \r
 322 \r
 323 #if  (__ARM_FEATURE_CMSE == 3U)\r
 324 /**\r
 325   \brief   Get Priority Mask (non-secure)\r
 326   \details Returns the current state of the non-secure priority mask bit from the Priority Mask Register when in secure state.\r
 327   \return               Priority Mask value\r
 328  */\r
 329 __attribute__((always_inline)) __STATIC_INLINE uint32_t __TZ_get_PRIMASK_NS(void)\r
 330 {\r
 331   uint32_t result;\r
 332 \r
 333   __ASM volatile ("MRS %0, primask_ns" : "=r" (result) );\r
 334   return(result);\r
 335 }\r
 336 #endif\r
 337 \r
 338 \r
 339 /**\r
 340   \brief   Set Priority Mask\r
 341   \details Assigns the given value to the Priority Mask Register.\r
 342   \param [in]    priMask  Priority Mask\r
 343  */\r
 344 __attribute__((always_inline)) __STATIC_INLINE void __set_PRIMASK(uint32_t priMask)\r
 345 {\r
 346   __ASM volatile ("MSR primask, %0" : : "r" (priMask) : "memory");\r
 347 }\r
 348 \r
 349 \r
 350 #if  (__ARM_FEATURE_CMSE == 3U)\r
 351 /**\r
 352   \brief   Set Priority Mask (non-secure)\r
 353   \details Assigns the given value to the non-secure Priority Mask Register when in secure state.\r
 354   \param [in]    priMask  Priority Mask\r
 355  */\r
 356 __attribute__((always_inline)) __STATIC_INLINE void __TZ_set_PRIMASK_NS(uint32_t priMask)\r
 357 {\r
 358   __ASM volatile ("MSR primask_ns, %0" : : "r" (priMask) : "memory");\r
 359 }\r
 360 #endif\r
 361 \r
 362 \r
 363 #if ((__ARM_ARCH_7M__ == 1U) || (__ARM_ARCH_7EM__ == 1U) || (__ARM_ARCH_8M__ == 1U))\r
 364 \r
 365 /**\r
 366   \brief   Enable FIQ\r
 367   \details Enables FIQ interrupts by clearing the F-bit in the CPSR.\r
 368            Can only be executed in Privileged modes.\r
 369  */\r
 370 __attribute__((always_inline)) __STATIC_INLINE void __enable_fault_irq(void)\r
 371 {\r
 372   __ASM volatile ("cpsie f" : : : "memory");\r
 373 }\r
 374 \r
 375 \r
 376 /**\r
 377   \brief   Disable FIQ\r
 378   \details Disables FIQ interrupts by setting the F-bit in the CPSR.\r
 379            Can only be executed in Privileged modes.\r
 380  */\r
 381 __attribute__((always_inline)) __STATIC_INLINE void __disable_fault_irq(void)\r
 382 {\r
 383   __ASM volatile ("cpsid f" : : : "memory");\r
 384 }\r
 385 \r
 386 \r
 387 /**\r
 388   \brief   Get Base Priority\r
 389   \details Returns the current value of the Base Priority register.\r
 390   \return               Base Priority register value\r
 391  */\r
 392 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_BASEPRI(void)\r
 393 {\r
 394   uint32_t result;\r
 395 \r
 396   __ASM volatile ("MRS %0, basepri" : "=r" (result) );\r
 397   return(result);\r
 398 }\r
 399 \r
 400 \r
 401 #if  (__ARM_FEATURE_CMSE == 3U)\r
 402 /**\r
 403   \brief   Get Base Priority (non-secure)\r
 404   \details Returns the current value of the non-secure Base Priority register when in secure state.\r
 405   \return               Base Priority register value\r
 406  */\r
 407 __attribute__((always_inline)) __STATIC_INLINE uint32_t __TZ_get_BASEPRI_NS(void)\r
 408 {\r
 409   uint32_t result;\r
 410 \r
 411   __ASM volatile ("MRS %0, basepri_ns" : "=r" (result) );\r
 412   return(result);\r
 413 }\r
 414 #endif\r
 415 \r
 416 \r
 417 /**\r
 418   \brief   Set Base Priority\r
 419   \details Assigns the given value to the Base Priority register.\r
 420   \param [in]    basePri  Base Priority value to set\r
 421  */\r
 422 __attribute__((always_inline)) __STATIC_INLINE void __set_BASEPRI(uint32_t value)\r
 423 {\r
 424   __ASM volatile ("MSR basepri, %0" : : "r" (value) : "memory");\r
 425 }\r
 426 \r
 427 \r
 428 #if  (__ARM_FEATURE_CMSE == 3U)\r
 429 /**\r
 430   \brief   Set Base Priority (non-secure)\r
 431   \details Assigns the given value to the non-secure Base Priority register when in secure state.\r
 432   \param [in]    basePri  Base Priority value to set\r
 433  */\r
 434 __attribute__((always_inline)) __STATIC_INLINE void __TZ_set_BASEPRI_NS(uint32_t value)\r
 435 {\r
 436   __ASM volatile ("MSR basepri_ns, %0" : : "r" (value) : "memory");\r
 437 }\r
 438 #endif\r
 439 \r
 440 \r
 441 /**\r
 442   \brief   Set Base Priority with condition\r
 443   \details Assigns the given value to the Base Priority register only if BASEPRI masking is disabled,\r
 444            or the new value increases the BASEPRI priority level.\r
 445   \param [in]    basePri  Base Priority value to set\r
 446  */\r
 447 __attribute__((always_inline)) __STATIC_INLINE void __set_BASEPRI_MAX(uint32_t value)\r
 448 {\r
 449   __ASM volatile ("MSR basepri_max, %0" : : "r" (value) : "memory");\r
 450 }\r
 451 \r
 452 \r
 453 #if  (__ARM_FEATURE_CMSE == 3U)\r
 454 /**\r
 455   \brief   Set Base Priority with condition (non_secure)\r
 456   \details Assigns the given value to the non-secure Base Priority register when in secure state only if BASEPRI masking is disabled,\r
 457                or the new value increases the BASEPRI priority level.\r
 458   \param [in]    basePri  Base Priority value to set\r
 459  */\r
 460 __attribute__((always_inline)) __STATIC_INLINE void __TZ_set_BASEPRI_MAX_NS(uint32_t value)\r
 461 {\r
 462   __ASM volatile ("MSR basepri_max_ns, %0" : : "r" (value) : "memory");\r
 463 }\r
 464 #endif\r
 465 \r
 466 \r
 467 /**\r
 468   \brief   Get Fault Mask\r
 469   \details Returns the current value of the Fault Mask register.\r
 470   \return               Fault Mask register value\r
 471  */\r
 472 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_FAULTMASK(void)\r
 473 {\r
 474   uint32_t result;\r
 475 \r
 476   __ASM volatile ("MRS %0, faultmask" : "=r" (result) );\r
 477   return(result);\r
 478 }\r
 479 \r
 480 \r
 481 #if  (__ARM_FEATURE_CMSE == 3U)\r
 482 /**\r
 483   \brief   Get Fault Mask (non-secure)\r
 484   \details Returns the current value of the non-secure Fault Mask register when in secure state.\r
 485   \return               Fault Mask register value\r
 486  */\r
 487 __attribute__((always_inline)) __STATIC_INLINE uint32_t __TZ_get_FAULTMASK_NS(void)\r
 488 {\r
 489   uint32_t result;\r
 490 \r
 491   __ASM volatile ("MRS %0, faultmask_ns" : "=r" (result) );\r
 492   return(result);\r
 493 }\r
 494 #endif\r
 495 \r
 496 \r
 497 /**\r
 498   \brief   Set Fault Mask\r
 499   \details Assigns the given value to the Fault Mask register.\r
 500   \param [in]    faultMask  Fault Mask value to set\r
 501  */\r
 502 __attribute__((always_inline)) __STATIC_INLINE void __set_FAULTMASK(uint32_t faultMask)\r
 503 {\r
 504   __ASM volatile ("MSR faultmask, %0" : : "r" (faultMask) : "memory");\r
 505 }\r
 506 \r
 507 \r
 508 #if  (__ARM_FEATURE_CMSE == 3U)\r
 509 /**\r
 510   \brief   Set Fault Mask (non-secure)\r
 511   \details Assigns the given value to the non-secure Fault Mask register when in secure state.\r
 512   \param [in]    faultMask  Fault Mask value to set\r
 513  */\r
 514 __attribute__((always_inline)) __STATIC_INLINE void __TZ_set_FAULTMASK_NS(uint32_t faultMask)\r
 515 {\r
 516   __ASM volatile ("MSR faultmask_ns, %0" : : "r" (faultMask) : "memory");\r
 517 }\r
 518 #endif\r
 519 \r
 520 \r
 521 #endif /* ((__ARM_ARCH_7M__ == 1U) || (__ARM_ARCH_7EM__ == 1U) || (__ARM_ARCH_8M__ == 1U)) */\r
 522 \r
 523 \r
 524 #if (__ARM_ARCH_8M__ == 1U)\r
 525 \r
 526 /**\r
 527   \brief   Get Process Stack Pointer Limit\r
 528   \details Returns the current value of the Process Stack Pointer Limit (PSPLIM).\r
 529   \return               PSPLIM Register value\r
 530  */\r
 531 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_PSPLIM(void)\r
 532 {\r
 533   register uint32_t result;\r
 534 \r
 535   __ASM volatile ("MRS %0, psplim"  : "=r" (result) );\r
 536   return(result);\r
 537 }\r
 538 \r
 539 \r
 540 #if  (__ARM_FEATURE_CMSE == 3U) && (__ARM_ARCH_PROFILE == 'M')\r
 541 /**\r
 542   \brief   Get Process Stack Pointer Limit (non-secure)\r
 543   \details Returns the current value of the non-secure Process Stack Pointer Limit (PSPLIM) when in secure state.\r
 544   \return               PSPLIM Register value\r
 545  */\r
 546 __attribute__((always_inline)) __STATIC_INLINE uint32_t __TZ_get_PSPLIM_NS(void)\r
 547 {\r
 548   register uint32_t result;\r
 549 \r
 550   __ASM volatile ("MRS %0, psplim_ns"  : "=r" (result) );\r
 551   return(result);\r
 552 }\r
 553 #endif\r
 554 \r
 555 \r
 556 /**\r
 557   \brief   Set Process Stack Pointer Limit\r
 558   \details Assigns the given value to the Process Stack Pointer Limit (PSPLIM).\r
 559   \param [in]    ProcStackPtrLimit  Process Stack Pointer Limit value to set\r
 560  */\r
 561 __attribute__((always_inline)) __STATIC_INLINE void __set_PSPLIM(uint32_t ProcStackPtrLimit)\r
 562 {\r
 563   __ASM volatile ("MSR psplim, %0" : : "r" (ProcStackPtrLimit));\r
 564 }\r
 565 \r
 566 \r
 567 #if  (__ARM_FEATURE_CMSE == 3U) && (__ARM_ARCH_PROFILE == 'M')\r
 568 /**\r
 569   \brief   Set Process Stack Pointer (non-secure)\r
 570   \details Assigns the given value to the non-secure Process Stack Pointer Limit (PSPLIM) when in secure state.\r
 571   \param [in]    ProcStackPtrLimit  Process Stack Pointer Limit value to set\r
 572  */\r
 573 __attribute__((always_inline)) __STATIC_INLINE void __TZ_set_PSPLIM_NS(uint32_t ProcStackPtrLimit)\r
 574 {\r
 575   __ASM volatile ("MSR psplim_ns, %0\n" : : "r" (ProcStackPtrLimit));\r
 576 }\r
 577 #endif\r
 578 \r
 579 \r
 580 /**\r
 581   \brief   Get Main Stack Pointer Limit\r
 582   \details Returns the current value of the Main Stack Pointer Limit (MSPLIM).\r
 583   \return               MSPLIM Register value\r
 584  */\r
 585 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_MSPLIM(void)\r
 586 {\r
 587   register uint32_t result;\r
 588 \r
 589   __ASM volatile ("MRS %0, msplim" : "=r" (result) );\r
 590 \r
 591   return(result);\r
 592 }\r
 593 \r
 594 \r
 595 #if  (__ARM_FEATURE_CMSE == 3U) && (__ARM_ARCH_PROFILE == 'M')\r
 596 /**\r
 597   \brief   Get Main Stack Pointer Limit (non-secure)\r
 598   \details Returns the current value of the non-secure Main Stack Pointer Limit(MSPLIM) when in secure state.\r
 599   \return               MSPLIM Register value\r
 600  */\r
 601 __attribute__((always_inline)) __STATIC_INLINE uint32_t __TZ_get_MSPLIM_NS(void)\r
 602 {\r
 603   register uint32_t result;\r
 604 \r
 605   __ASM volatile ("MRS %0, msplim_ns" : "=r" (result) );\r
 606   return(result);\r
 607 }\r
 608 #endif\r
 609 \r
 610 \r
 611 /**\r
 612   \brief   Set Main Stack Pointer Limit\r
 613   \details Assigns the given value to the Main Stack Pointer Limit (MSPLIM).\r
 614   \param [in]    MainStackPtrLimit  Main Stack Pointer Limit value to set\r
 615  */\r
 616 __attribute__((always_inline)) __STATIC_INLINE void __set_MSPLIM(uint32_t MainStackPtrLimit)\r
 617 {\r
 618   __ASM volatile ("MSR msplim, %0" : : "r" (MainStackPtrLimit));\r
 619 }\r
 620 \r
 621 \r
 622 #if  (__ARM_FEATURE_CMSE == 3U) && (__ARM_ARCH_PROFILE == 'M')\r
 623 /**\r
 624   \brief   Set Main Stack Pointer Limit (non-secure)\r
 625   \details Assigns the given value to the non-secure Main Stack Pointer Limit (MSPLIM) when in secure state.\r
 626   \param [in]    MainStackPtrLimit  Main Stack Pointer value to set\r
 627  */\r
 628 __attribute__((always_inline)) __STATIC_INLINE void __TZ_set_MSPLIM_NS(uint32_t MainStackPtrLimit)\r
 629 {\r
 630   __ASM volatile ("MSR msplim_ns, %0" : : "r" (MainStackPtrLimit));\r
 631 }\r
 632 #endif\r
 633 \r
 634 #endif /* (__ARM_ARCH_8M__ == 1U) */\r
 635 \r
 636 \r
 637 #if ((__ARM_ARCH_7EM__ == 1U) || (__ARM_ARCH_8M__ == 1U))\r
 638 \r
 639 /**\r
 640   \brief   Get FPSCR\r
 641   \details Returns the current value of the Floating Point Status/Control register.\r
 642   \return               Floating Point Status/Control register value\r
 643  */\r
 644 /* #define __get_FPSCR      __builtin_arm_get_fpscr */\r
 645 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_FPSCR(void)\r
 646 {\r
 647 #if ((defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)) && \\r
 648      (defined (__FPU_USED   ) && (__FPU_USED    == 1U))     )\r
 649   uint32_t result;\r
 650 \r
 651   __ASM volatile ("");                                 /* Empty asm statement works as a scheduling barrier */\r
 652   __ASM volatile ("VMRS %0, fpscr" : "=r" (result) );\r
 653   __ASM volatile ("");\r
 654   return(result);\r
 655 #else\r
 656    return(0U);\r
 657 #endif\r
 658 }\r
 659 \r
 660 #if  (__ARM_FEATURE_CMSE == 3U)\r
 661 /**\r
 662   \brief   Get FPSCR (non-secure)\r
 663   \details Returns the current value of the non-secure Floating Point Status/Control register when in secure state.\r
 664   \return               Floating Point Status/Control register value\r
 665  */\r
 666 __attribute__((always_inline)) __STATIC_INLINE uint32_t __TZ_get_FPSCR_NS(void)\r
 667 {\r
 668 #if ((defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)) && \\r
 669      (defined (__FPU_USED   ) && (__FPU_USED    == 1U))     )\r
 670   uint32_t result;\r
 671 \r
 672   __ASM volatile ("");                                 /* Empty asm statement works as a scheduling barrier */\r
 673   __ASM volatile ("VMRS %0, fpscr_ns" : "=r" (result) );\r
 674   __ASM volatile ("");\r
 675   return(result);\r
 676 #else\r
 677    return(0U);\r
 678 #endif\r
 679 }\r
 680 #endif\r
 681 \r
 682 \r
 683 /**\r
 684   \brief   Set FPSCR\r
 685   \details Assigns the given value to the Floating Point Status/Control register.\r
 686   \param [in]    fpscr  Floating Point Status/Control value to set\r
 687  */\r
 688 /* #define __set_FPSCR      __builtin_arm_set_fpscr */\r
 689 __attribute__((always_inline)) __STATIC_INLINE void __set_FPSCR(uint32_t fpscr)\r
 690 {\r
 691 #if ((defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)) && \\r
 692      (defined (__FPU_USED   ) && (__FPU_USED    == 1U))     )\r
 693   __ASM volatile ("");                                 /* Empty asm statement works as a scheduling barrier */\r
 694 /*  __ASM volatile ("VMSR fpscr, %0" : : "r" (fpscr) : "vfpcc"); */\r
 695   __ASM volatile ("VMSR fpscr, %0" : : "r" (fpscr) :);\r
 696   __ASM volatile ("");\r
 697 #endif\r
 698 }\r
 699 \r
 700 #if  (__ARM_FEATURE_CMSE == 3U)\r
 701 /**\r
 702   \brief   Set FPSCR (non-secure)\r
 703   \details Assigns the given value to the non-secure Floating Point Status/Control register when in secure state.\r
 704   \param [in]    fpscr  Floating Point Status/Control value to set\r
 705  */\r
 706 __attribute__((always_inline)) __STATIC_INLINE void __TZ_set_FPSCR_NS(uint32_t fpscr)\r
 707 {\r
 708 #if ((defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)) && \\r
 709      (defined (__FPU_USED   ) && (__FPU_USED    == 1U))     )\r
 710   __ASM volatile ("");                                 /* Empty asm statement works as a scheduling barrier */\r
 711 /*  __ASM volatile ("VMSR fpscr_ns, %0" : : "r" (fpscr) : "vfpcc"); */\r
 712   __ASM volatile ("VMSR fpscr_ns, %0" : : "r" (fpscr) : );\r
 713   __ASM volatile ("");\r
 714 #endif\r
 715 }\r
 716 #endif\r
 717 \r
 718 #endif /* ((__ARM_ARCH_7EM__ == 1U) || (__ARM_ARCH_8M__ == 1U)) */\r
 719 \r
 720 \r
 721 \r
 722 /*@} end of CMSIS_Core_RegAccFunctions */\r
 723 \r
 724 \r
 725 /* ##########################  Core Instruction Access  ######################### */\r
 726 /** \defgroup CMSIS_Core_InstructionInterface CMSIS Core Instruction Interface\r
 727   Access to dedicated instructions\r
 728   @{\r
 729 */\r
 730 \r
 731 /* Define macros for porting to both thumb1 and thumb2.\r
 732  * For thumb1, use low register (r0-r7), specified by constraint "l"\r
 733  * Otherwise, use general registers, specified by constraint "r" */\r
 734 #if defined (__thumb__) && !defined (__thumb2__)\r
 735 #define __CMSIS_GCC_OUT_REG(r) "=l" (r)\r
 736 #define __CMSIS_GCC_USE_REG(r) "l" (r)\r
 737 #else\r
 738 #define __CMSIS_GCC_OUT_REG(r) "=r" (r)\r
 739 #define __CMSIS_GCC_USE_REG(r) "r" (r)\r
 740 #endif\r
 741 \r
 742 /**\r
 743   \brief   No Operation\r
 744   \details No Operation does nothing. This instruction can be used for code alignment purposes.\r
 745  */\r
 746 #define __NOP          __builtin_arm_nop\r
 747 \r
 748 /**\r
 749   \brief   Wait For Interrupt\r
 750   \details Wait For Interrupt is a hint instruction that suspends execution until one of a number of events occurs.\r
 751  */\r
 752 #define __WFI          __builtin_arm_wfi\r
 753 \r
 754 \r
 755 /**\r
 756   \brief   Wait For Event\r
 757   \details Wait For Event is a hint instruction that permits the processor to enter\r
 758            a low-power state until one of a number of events occurs.\r
 759  */\r
 760 #define __WFE          __builtin_arm_wfe\r
 761 \r
 762 \r
 763 /**\r
 764   \brief   Send Event\r
 765   \details Send Event is a hint instruction. It causes an event to be signaled to the CPU.\r
 766  */\r
 767 #define __SEV          __builtin_arm_sev\r
 768 \r
 769 \r
 770 /**\r
 771   \brief   Instruction Synchronization Barrier\r
 772   \details Instruction Synchronization Barrier flushes the pipeline in the processor,\r
 773            so that all instructions following the ISB are fetched from cache or memory,\r
 774            after the instruction has been completed.\r
 775  */\r
 776 #define __ISB()        __builtin_arm_isb(0xF);\r
 777 \r
 778 /**\r
 779   \brief   Data Synchronization Barrier\r
 780   \details Acts as a special kind of Data Memory Barrier.\r
 781            It completes when all explicit memory accesses before this instruction complete.\r
 782  */\r
 783 #define __DSB()        __builtin_arm_dsb(0xF);\r
 784 \r
 785 \r
 786 /**\r
 787   \brief   Data Memory Barrier\r
 788   \details Ensures the apparent order of the explicit memory operations before\r
 789            and after the instruction, without ensuring their completion.\r
 790  */\r
 791 #define __DMB()        __builtin_arm_dmb(0xF);\r
 792 \r
 793 \r
 794 /**\r
 795   \brief   Reverse byte order (32 bit)\r
 796   \details Reverses the byte order in integer value.\r
 797   \param [in]    value  Value to reverse\r
 798   \return               Reversed value\r
 799  */\r
 800 #define __REV          __builtin_bswap32\r
 801 \r
 802 \r
 803 /**\r
 804   \brief   Reverse byte order (16 bit)\r
 805   \details Reverses the byte order in two unsigned short values.\r
 806   \param [in]    value  Value to reverse\r
 807   \return               Reversed value\r
 808  */\r
 809 #define __REV16          __builtin_bswap16                /* ToDo ARMCLANG: check if __builtin_bswap16 could be used */\r
 810 #if 0\r
 811 __attribute__((always_inline)) __STATIC_INLINE uint32_t __REV16(uint32_t value)\r
 812 {\r
 813   uint32_t result;\r
 814 \r
 815   __ASM volatile ("rev16 %0, %1" : __CMSIS_GCC_OUT_REG (result) : __CMSIS_GCC_USE_REG (value) );\r
 816   return(result);\r
 817 }\r
 818 #endif\r
 819 \r
 820 \r
 821 /**\r
 822   \brief   Reverse byte order in signed short value\r
 823   \details Reverses the byte order in a signed short value with sign extension to integer.\r
 824   \param [in]    value  Value to reverse\r
 825   \return               Reversed value\r
 826  */\r
 827                                                           /* ToDo ARMCLANG: check if __builtin_bswap16 could be used */\r
 828 __attribute__((always_inline)) __STATIC_INLINE int32_t __REVSH(int32_t value)\r
 829 {\r
 830   int32_t result;\r
 831 \r
 832   __ASM volatile ("revsh %0, %1" : __CMSIS_GCC_OUT_REG (result) : __CMSIS_GCC_USE_REG (value) );\r
 833   return(result);\r
 834 }\r
 835 \r
 836 \r
 837 /**\r
 838   \brief   Rotate Right in unsigned value (32 bit)\r
 839   \details Rotate Right (immediate) provides the value of the contents of a register rotated by a variable number of bits.\r
 840   \param [in]    op1  Value to rotate\r
 841   \param [in]    op2  Number of Bits to rotate\r
 842   \return               Rotated value\r
 843  */\r
 844 __attribute__((always_inline)) __STATIC_INLINE uint32_t __ROR(uint32_t op1, uint32_t op2)\r
 845 {\r
 846   return (op1 >> op2) | (op1 << (32U - op2));\r
 847 }\r
 848 \r
 849 \r
 850 /**\r
 851   \brief   Breakpoint\r
 852   \details Causes the processor to enter Debug state.\r
 853            Debug tools can use this to investigate system state when the instruction at a particular address is reached.\r
 854   \param [in]    value  is ignored by the processor.\r
 855                  If required, a debugger can use it to store additional information about the breakpoint.\r
 856  */\r
 857 #define __BKPT(value)                       __ASM volatile ("bkpt "#value)\r
 858 \r
 859 \r
 860 /**\r
 861   \brief   Reverse bit order of value\r
 862   \details Reverses the bit order of the given value.\r
 863   \param [in]    value  Value to reverse\r
 864   \return               Reversed value\r
 865  */\r
 866                                                           /* ToDo ARMCLANG: check if __builtin_arm_rbit is supported */\r
 867 __attribute__((always_inline)) __STATIC_INLINE uint32_t __RBIT(uint32_t value)\r
 868 {\r
 869   uint32_t result;\r
 870 \r
 871 #if ((__ARM_ARCH_7M__ == 1U) || (__ARM_ARCH_7EM__ == 1U) || ((__ARM_ARCH_8M__ == 1U) && (__ARM_ARCH_ISA_THUMB == 2U)))\r
 872    __ASM volatile ("rbit %0, %1" : "=r" (result) : "r" (value) );\r
 873 #else\r
 874   int32_t s = 4 /*sizeof(v)*/ * 8 - 1; /* extra shift needed at end */\r
 875 \r
 876   result = value;                      /* r will be reversed bits of v; first get LSB of v */\r
 877   for (value >>= 1U; value; value >>= 1U)\r
 878   {\r
 879     result <<= 1U;\r
 880     result |= value & 1U;\r
 881     s--;\r
 882   }\r
 883   result <<= s;                        /* shift when v's highest bits are zero */\r
 884 #endif\r
 885   return(result);\r
 886 }\r
 887 \r
 888 \r
 889 /**\r
 890   \brief   Count leading zeros\r
 891   \details Counts the number of leading zeros of a data value.\r
 892   \param [in]  value  Value to count the leading zeros\r
 893   \return             number of leading zeros in value\r
 894  */\r
 895 #define __CLZ             __builtin_clz\r
 896 \r
 897 \r
 898 #if ((__ARM_ARCH_7M__ == 1U) || (__ARM_ARCH_7EM__ == 1U) || (__ARM_ARCH_8M__ == 1U))\r
 899 \r
 900 /**\r
 901   \brief   LDR Exclusive (8 bit)\r
 902   \details Executes a exclusive LDR instruction for 8 bit value.\r
 903   \param [in]    ptr  Pointer to data\r
 904   \return             value of type uint8_t at (*ptr)\r
 905  */\r
 906 #define __LDREXB        (uint8_t)__builtin_arm_ldrex\r
 907 \r
 908 \r
 909 /**\r
 910   \brief   LDR Exclusive (16 bit)\r
 911   \details Executes a exclusive LDR instruction for 16 bit values.\r
 912   \param [in]    ptr  Pointer to data\r
 913   \return        value of type uint16_t at (*ptr)\r
 914  */\r
 915 #define __LDREXH        (uint16_t)__builtin_arm_ldrex\r
 916 \r
 917 \r
 918 /**\r
 919   \brief   LDR Exclusive (32 bit)\r
 920   \details Executes a exclusive LDR instruction for 32 bit values.\r
 921   \param [in]    ptr  Pointer to data\r
 922   \return        value of type uint32_t at (*ptr)\r
 923  */\r
 924 #define __LDREXW        (uint32_t)__builtin_arm_ldrex\r
 925 \r
 926 \r
 927 /**\r
 928   \brief   STR Exclusive (8 bit)\r
 929   \details Executes a exclusive STR instruction for 8 bit values.\r
 930   \param [in]  value  Value to store\r
 931   \param [in]    ptr  Pointer to location\r
 932   \return          0  Function succeeded\r
 933   \return          1  Function failed\r
 934  */\r
 935 #define __STREXB        (uint32_t)__builtin_arm_strex\r
 936 \r
 937 \r
 938 /**\r
 939   \brief   STR Exclusive (16 bit)\r
 940   \details Executes a exclusive STR instruction for 16 bit values.\r
 941   \param [in]  value  Value to store\r
 942   \param [in]    ptr  Pointer to location\r
 943   \return          0  Function succeeded\r
 944   \return          1  Function failed\r
 945  */\r
 946 #define __STREXH        (uint32_t)__builtin_arm_strex\r
 947 \r
 948 \r
 949 /**\r
 950   \brief   STR Exclusive (32 bit)\r
 951   \details Executes a exclusive STR instruction for 32 bit values.\r
 952   \param [in]  value  Value to store\r
 953   \param [in]    ptr  Pointer to location\r
 954   \return          0  Function succeeded\r
 955   \return          1  Function failed\r
 956  */\r
 957 #define __STREXW        (uint32_t)__builtin_arm_strex\r
 958 \r
 959 \r
 960 /**\r
 961   \brief   Remove the exclusive lock\r
 962   \details Removes the exclusive lock which is created by LDREX.\r
 963  */\r
 964 #define __CLREX             __builtin_arm_clrex\r
 965 \r
 966 \r
 967 /**\r
 968   \brief   Signed Saturate\r
 969   \details Saturates a signed value.\r
 970   \param [in]  value  Value to be saturated\r
 971   \param [in]    sat  Bit position to saturate to (1..32)\r
 972   \return             Saturated value\r
 973  */\r
 974 /* #define __SSAT             __builtin_arm_ssat */\r
 975 #define __SSAT(ARG1,ARG2) \\r
 976 ({                          \\r
 977   int32_t __RES, __ARG1 = (ARG1); \\r
 978   __ASM ("ssat %0, %1, %2" : "=r" (__RES) :  "I" (ARG2), "r" (__ARG1) ); \\r
 979   __RES; \\r
 980  })\r
 981 \r
 982 \r
 983 /**\r
 984   \brief   Unsigned Saturate\r
 985   \details Saturates an unsigned value.\r
 986   \param [in]  value  Value to be saturated\r
 987   \param [in]    sat  Bit position to saturate to (0..31)\r
 988   \return             Saturated value\r
 989  */\r
 990 #define __USAT             __builtin_arm_usat\r
 991 #if 0\r
 992 #define __USAT(ARG1,ARG2) \\r
 993 ({                          \\r
 994   uint32_t __RES, __ARG1 = (ARG1); \\r
 995   __ASM ("usat %0, %1, %2" : "=r" (__RES) :  "I" (ARG2), "r" (__ARG1) ); \\r
 996   __RES; \\r
 997  })\r
 998 #endif\r
 999 \r
1000 \r
1001 /**\r
1002   \brief   Rotate Right with Extend (32 bit)\r
1003   \details Moves each bit of a bitstring right by one bit.\r
1004            The carry input is shifted in at the left end of the bitstring.\r
1005   \param [in]    value  Value to rotate\r
1006   \return               Rotated value\r
1007  */\r
1008 __attribute__((always_inline)) __STATIC_INLINE uint32_t __RRX(uint32_t value)\r
1009 {\r
1010   uint32_t result;\r
1011 \r
1012   __ASM volatile ("rrx %0, %1" : __CMSIS_GCC_OUT_REG (result) : __CMSIS_GCC_USE_REG (value) );\r
1013   return(result);\r
1014 }\r
1015 \r
1016 \r
1017 /**\r
1018   \brief   LDRT Unprivileged (8 bit)\r
1019   \details Executes a Unprivileged LDRT instruction for 8 bit value.\r
1020   \param [in]    ptr  Pointer to data\r
1021   \return             value of type uint8_t at (*ptr)\r
1022  */\r
1023 __attribute__((always_inline)) __STATIC_INLINE uint8_t __LDRBT(volatile uint8_t *ptr)\r
1024 {\r
1025     uint32_t result;\r
1026 \r
1027    __ASM volatile ("ldrbt %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1028    return ((uint8_t) result);    /* Add explicit type cast here */\r
1029 }\r
1030 \r
1031 \r
1032 /**\r
1033   \brief   LDRT Unprivileged (16 bit)\r
1034   \details Executes a Unprivileged LDRT instruction for 16 bit values.\r
1035   \param [in]    ptr  Pointer to data\r
1036   \return        value of type uint16_t at (*ptr)\r
1037  */\r
1038 __attribute__((always_inline)) __STATIC_INLINE uint16_t __LDRHT(volatile uint16_t *ptr)\r
1039 {\r
1040     uint32_t result;\r
1041 \r
1042    __ASM volatile ("ldrht %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1043    return ((uint16_t) result);    /* Add explicit type cast here */\r
1044 }\r
1045 \r
1046 \r
1047 /**\r
1048   \brief   LDRT Unprivileged (32 bit)\r
1049   \details Executes a Unprivileged LDRT instruction for 32 bit values.\r
1050   \param [in]    ptr  Pointer to data\r
1051   \return        value of type uint32_t at (*ptr)\r
1052  */\r
1053 __attribute__((always_inline)) __STATIC_INLINE uint32_t __LDRT(volatile uint32_t *ptr)\r
1054 {\r
1055     uint32_t result;\r
1056 \r
1057    __ASM volatile ("ldrt %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1058    return(result);\r
1059 }\r
1060 \r
1061 \r
1062 /**\r
1063   \brief   STRT Unprivileged (8 bit)\r
1064   \details Executes a Unprivileged STRT instruction for 8 bit values.\r
1065   \param [in]  value  Value to store\r
1066   \param [in]    ptr  Pointer to location\r
1067  */\r
1068 __attribute__((always_inline)) __STATIC_INLINE void __STRBT(uint8_t value, volatile uint8_t *ptr)\r
1069 {\r
1070    __ASM volatile ("strbt %1, %0" : "=Q" (*ptr) : "r" ((uint32_t)value) );\r
1071 }\r
1072 \r
1073 \r
1074 /**\r
1075   \brief   STRT Unprivileged (16 bit)\r
1076   \details Executes a Unprivileged STRT instruction for 16 bit values.\r
1077   \param [in]  value  Value to store\r
1078   \param [in]    ptr  Pointer to location\r
1079  */\r
1080 __attribute__((always_inline)) __STATIC_INLINE void __STRHT(uint16_t value, volatile uint16_t *ptr)\r
1081 {\r
1082    __ASM volatile ("strht %1, %0" : "=Q" (*ptr) : "r" ((uint32_t)value) );\r
1083 }\r
1084 \r
1085 \r
1086 /**\r
1087   \brief   STRT Unprivileged (32 bit)\r
1088   \details Executes a Unprivileged STRT instruction for 32 bit values.\r
1089   \param [in]  value  Value to store\r
1090   \param [in]    ptr  Pointer to location\r
1091  */\r
1092 __attribute__((always_inline)) __STATIC_INLINE void __STRT(uint32_t value, volatile uint32_t *ptr)\r
1093 {\r
1094    __ASM volatile ("strt %1, %0" : "=Q" (*ptr) : "r" (value) );\r
1095 }\r
1096 \r
1097 #endif /* ((__ARM_ARCH_7M__ == 1U) || (__ARM_ARCH_7EM__ == 1U) || (__ARM_ARCH_8M__ == 1U)) */\r
1098 \r
1099 \r
1100 #if (__ARM_ARCH_8M__ == 1U)\r
1101 \r
1102 /**\r
1103   \brief   Load-Acquire (8 bit)\r
1104   \details Executes a LDAB instruction for 8 bit value.\r
1105   \param [in]    ptr  Pointer to data\r
1106   \return             value of type uint8_t at (*ptr)\r
1107  */\r
1108 __attribute__((always_inline)) __STATIC_INLINE uint8_t __LDAB(volatile uint8_t *ptr)\r
1109 {\r
1110     uint32_t result;\r
1111 \r
1112    __ASM volatile ("ldab %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1113    return ((uint8_t) result);\r
1114 }\r
1115 \r
1116 \r
1117 /**\r
1118   \brief   Load-Acquire (16 bit)\r
1119   \details Executes a LDAH instruction for 16 bit values.\r
1120   \param [in]    ptr  Pointer to data\r
1121   \return        value of type uint16_t at (*ptr)\r
1122  */\r
1123 __attribute__((always_inline)) __STATIC_INLINE uint16_t __LDAH(volatile uint16_t *ptr)\r
1124 {\r
1125     uint32_t result;\r
1126 \r
1127    __ASM volatile ("ldah %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1128    return ((uint16_t) result);\r
1129 }\r
1130 \r
1131 \r
1132 /**\r
1133   \brief   Load-Acquire (32 bit)\r
1134   \details Executes a LDA instruction for 32 bit values.\r
1135   \param [in]    ptr  Pointer to data\r
1136   \return        value of type uint32_t at (*ptr)\r
1137  */\r
1138 __attribute__((always_inline)) __STATIC_INLINE uint32_t __LDA(volatile uint32_t *ptr)\r
1139 {\r
1140     uint32_t result;\r
1141 \r
1142    __ASM volatile ("lda %0, %1" : "=r" (result) : "Q" (*ptr) );\r
1143    return(result);\r
1144 }\r
1145 \r
1146 \r
1147 /**\r
1148   \brief   Store-Release (8 bit)\r
1149   \details Executes a STLB instruction for 8 bit values.\r
1150   \param [in]  value  Value to store\r
1151   \param [in]    ptr  Pointer to location\r
1152  */\r
1153 __attribute__((always_inline)) __STATIC_INLINE void __STLB(uint8_t value, volatile uint8_t *ptr)\r
1154 {\r
1155    __ASM volatile ("stlb %1, %0" : "=Q" (*ptr) : "r" ((uint32_t)value) );\r
1156 }\r
1157 \r
1158 \r
1159 /**\r
1160   \brief   Store-Release (16 bit)\r
1161   \details Executes a STLH instruction for 16 bit values.\r
1162   \param [in]  value  Value to store\r
1163   \param [in]    ptr  Pointer to location\r
1164  */\r
1165 __attribute__((always_inline)) __STATIC_INLINE void __STLH(uint16_t value, volatile uint16_t *ptr)\r
1166 {\r
1167    __ASM volatile ("stlh %1, %0" : "=Q" (*ptr) : "r" ((uint32_t)value) );\r
1168 }\r
1169 \r
1170 \r
1171 /**\r
1172   \brief   Store-Release (32 bit)\r
1173   \details Executes a STL instruction for 32 bit values.\r
1174   \param [in]  value  Value to store\r
1175   \param [in]    ptr  Pointer to location\r
1176  */\r
1177 __attribute__((always_inline)) __STATIC_INLINE void __STL(uint32_t value, volatile uint32_t *ptr)\r
1178 {\r
1179    __ASM volatile ("stl %1, %0" : "=Q" (*ptr) : "r" ((uint32_t)value) );\r
1180 }\r
1181 \r
1182 \r
1183 /**\r
1184   \brief   Load-Acquire Exclusive (8 bit)\r
1185   \details Executes a LDAB exclusive instruction for 8 bit value.\r
1186   \param [in]    ptr  Pointer to data\r
1187   \return             value of type uint8_t at (*ptr)\r
1188  */\r
1189 #define     __LDAEXB                 (uint8_t)__builtin_arm_ldaex\r
1190 \r
1191 \r
1192 /**\r
1193   \brief   Load-Acquire Exclusive (16 bit)\r
1194   \details Executes a LDAH exclusive instruction for 16 bit values.\r
1195   \param [in]    ptr  Pointer to data\r
1196   \return        value of type uint16_t at (*ptr)\r
1197  */\r
1198 #define     __LDAEXH                 (uint16_t)__builtin_arm_ldaex\r
1199 \r
1200 \r
1201 /**\r
1202   \brief   Load-Acquire Exclusive (32 bit)\r
1203   \details Executes a LDA exclusive instruction for 32 bit values.\r
1204   \param [in]    ptr  Pointer to data\r
1205   \return        value of type uint32_t at (*ptr)\r
1206  */\r
1207 #define     __LDAEX                  (uint32_t)__builtin_arm_ldaex\r
1208 \r
1209 \r
1210 /**\r
1211   \brief   Store-Release Exclusive (8 bit)\r
1212   \details Executes a STLB exclusive instruction for 8 bit values.\r
1213   \param [in]  value  Value to store\r
1214   \param [in]    ptr  Pointer to location\r
1215   \return          0  Function succeeded\r
1216   \return          1  Function failed\r
1217  */\r
1218 #define     __STLEXB                 (uint32_t)__builtin_arm_stlex\r
1219 \r
1220 \r
1221 /**\r
1222   \brief   Store-Release Exclusive (16 bit)\r
1223   \details Executes a STLH exclusive instruction for 16 bit values.\r
1224   \param [in]  value  Value to store\r
1225   \param [in]    ptr  Pointer to location\r
1226   \return          0  Function succeeded\r
1227   \return          1  Function failed\r
1228  */\r
1229 #define     __STLEXH                 (uint32_t)__builtin_arm_stlex\r
1230 \r
1231 \r
1232 /**\r
1233   \brief   Store-Release Exclusive (32 bit)\r
1234   \details Executes a STL exclusive instruction for 32 bit values.\r
1235   \param [in]  value  Value to store\r
1236   \param [in]    ptr  Pointer to location\r
1237   \return          0  Function succeeded\r
1238   \return          1  Function failed\r
1239  */\r
1240 #define     __STLEX                  (uint32_t)__builtin_arm_stlex\r
1241 \r
1242 #endif /* (__ARM_ARCH_8M__ == 1U) */\r
1243 \r
1244 /*@}*/ /* end of group CMSIS_Core_InstructionInterface */\r
1245 \r
1246 \r
1247 /* ###################  Compiler specific Intrinsics  ########################### */\r
1248 /** \defgroup CMSIS_SIMD_intrinsics CMSIS SIMD Intrinsics\r
1249   Access to dedicated SIMD instructions\r
1250   @{\r
1251 */\r
1252 \r
1253 #if (__ARM_FEATURE_DSP == 1U)                             /* ToDo ARMCLANG: This should be ARCH >= ARMv7-M + SIMD */\r
1254 \r
1255 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SADD8(uint32_t op1, uint32_t op2)\r
1256 {\r
1257   uint32_t result;\r
1258 \r
1259   __ASM volatile ("sadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1260   return(result);\r
1261 }\r
1262 \r
1263 __attribute__((always_inline)) __STATIC_INLINE uint32_t __QADD8(uint32_t op1, uint32_t op2)\r
1264 {\r
1265   uint32_t result;\r
1266 \r
1267   __ASM volatile ("qadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1268   return(result);\r
1269 }\r
1270 \r
1271 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SHADD8(uint32_t op1, uint32_t op2)\r
1272 {\r
1273   uint32_t result;\r
1274 \r
1275   __ASM volatile ("shadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1276   return(result);\r
1277 }\r
1278 \r
1279 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UADD8(uint32_t op1, uint32_t op2)\r
1280 {\r
1281   uint32_t result;\r
1282 \r
1283   __ASM volatile ("uadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1284   return(result);\r
1285 }\r
1286 \r
1287 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UQADD8(uint32_t op1, uint32_t op2)\r
1288 {\r
1289   uint32_t result;\r
1290 \r
1291   __ASM volatile ("uqadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1292   return(result);\r
1293 }\r
1294 \r
1295 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UHADD8(uint32_t op1, uint32_t op2)\r
1296 {\r
1297   uint32_t result;\r
1298 \r
1299   __ASM volatile ("uhadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1300   return(result);\r
1301 }\r
1302 \r
1303 \r
1304 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SSUB8(uint32_t op1, uint32_t op2)\r
1305 {\r
1306   uint32_t result;\r
1307 \r
1308   __ASM volatile ("ssub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1309   return(result);\r
1310 }\r
1311 \r
1312 __attribute__((always_inline)) __STATIC_INLINE uint32_t __QSUB8(uint32_t op1, uint32_t op2)\r
1313 {\r
1314   uint32_t result;\r
1315 \r
1316   __ASM volatile ("qsub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1317   return(result);\r
1318 }\r
1319 \r
1320 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SHSUB8(uint32_t op1, uint32_t op2)\r
1321 {\r
1322   uint32_t result;\r
1323 \r
1324   __ASM volatile ("shsub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1325   return(result);\r
1326 }\r
1327 \r
1328 __attribute__((always_inline)) __STATIC_INLINE uint32_t __USUB8(uint32_t op1, uint32_t op2)\r
1329 {\r
1330   uint32_t result;\r
1331 \r
1332   __ASM volatile ("usub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1333   return(result);\r
1334 }\r
1335 \r
1336 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UQSUB8(uint32_t op1, uint32_t op2)\r
1337 {\r
1338   uint32_t result;\r
1339 \r
1340   __ASM volatile ("uqsub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1341   return(result);\r
1342 }\r
1343 \r
1344 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UHSUB8(uint32_t op1, uint32_t op2)\r
1345 {\r
1346   uint32_t result;\r
1347 \r
1348   __ASM volatile ("uhsub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1349   return(result);\r
1350 }\r
1351 \r
1352 \r
1353 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SADD16(uint32_t op1, uint32_t op2)\r
1354 {\r
1355   uint32_t result;\r
1356 \r
1357   __ASM volatile ("sadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1358   return(result);\r
1359 }\r
1360 \r
1361 __attribute__((always_inline)) __STATIC_INLINE uint32_t __QADD16(uint32_t op1, uint32_t op2)\r
1362 {\r
1363   uint32_t result;\r
1364 \r
1365   __ASM volatile ("qadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1366   return(result);\r
1367 }\r
1368 \r
1369 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SHADD16(uint32_t op1, uint32_t op2)\r
1370 {\r
1371   uint32_t result;\r
1372 \r
1373   __ASM volatile ("shadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1374   return(result);\r
1375 }\r
1376 \r
1377 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UADD16(uint32_t op1, uint32_t op2)\r
1378 {\r
1379   uint32_t result;\r
1380 \r
1381   __ASM volatile ("uadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1382   return(result);\r
1383 }\r
1384 \r
1385 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UQADD16(uint32_t op1, uint32_t op2)\r
1386 {\r
1387   uint32_t result;\r
1388 \r
1389   __ASM volatile ("uqadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1390   return(result);\r
1391 }\r
1392 \r
1393 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UHADD16(uint32_t op1, uint32_t op2)\r
1394 {\r
1395   uint32_t result;\r
1396 \r
1397   __ASM volatile ("uhadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1398   return(result);\r
1399 }\r
1400 \r
1401 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SSUB16(uint32_t op1, uint32_t op2)\r
1402 {\r
1403   uint32_t result;\r
1404 \r
1405   __ASM volatile ("ssub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1406   return(result);\r
1407 }\r
1408 \r
1409 __attribute__((always_inline)) __STATIC_INLINE uint32_t __QSUB16(uint32_t op1, uint32_t op2)\r
1410 {\r
1411   uint32_t result;\r
1412 \r
1413   __ASM volatile ("qsub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1414   return(result);\r
1415 }\r
1416 \r
1417 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SHSUB16(uint32_t op1, uint32_t op2)\r
1418 {\r
1419   uint32_t result;\r
1420 \r
1421   __ASM volatile ("shsub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1422   return(result);\r
1423 }\r
1424 \r
1425 __attribute__((always_inline)) __STATIC_INLINE uint32_t __USUB16(uint32_t op1, uint32_t op2)\r
1426 {\r
1427   uint32_t result;\r
1428 \r
1429   __ASM volatile ("usub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1430   return(result);\r
1431 }\r
1432 \r
1433 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UQSUB16(uint32_t op1, uint32_t op2)\r
1434 {\r
1435   uint32_t result;\r
1436 \r
1437   __ASM volatile ("uqsub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1438   return(result);\r
1439 }\r
1440 \r
1441 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UHSUB16(uint32_t op1, uint32_t op2)\r
1442 {\r
1443   uint32_t result;\r
1444 \r
1445   __ASM volatile ("uhsub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1446   return(result);\r
1447 }\r
1448 \r
1449 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SASX(uint32_t op1, uint32_t op2)\r
1450 {\r
1451   uint32_t result;\r
1452 \r
1453   __ASM volatile ("sasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1454   return(result);\r
1455 }\r
1456 \r
1457 __attribute__((always_inline)) __STATIC_INLINE uint32_t __QASX(uint32_t op1, uint32_t op2)\r
1458 {\r
1459   uint32_t result;\r
1460 \r
1461   __ASM volatile ("qasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1462   return(result);\r
1463 }\r
1464 \r
1465 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SHASX(uint32_t op1, uint32_t op2)\r
1466 {\r
1467   uint32_t result;\r
1468 \r
1469   __ASM volatile ("shasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1470   return(result);\r
1471 }\r
1472 \r
1473 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UASX(uint32_t op1, uint32_t op2)\r
1474 {\r
1475   uint32_t result;\r
1476 \r
1477   __ASM volatile ("uasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1478   return(result);\r
1479 }\r
1480 \r
1481 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UQASX(uint32_t op1, uint32_t op2)\r
1482 {\r
1483   uint32_t result;\r
1484 \r
1485   __ASM volatile ("uqasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1486   return(result);\r
1487 }\r
1488 \r
1489 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UHASX(uint32_t op1, uint32_t op2)\r
1490 {\r
1491   uint32_t result;\r
1492 \r
1493   __ASM volatile ("uhasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1494   return(result);\r
1495 }\r
1496 \r
1497 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SSAX(uint32_t op1, uint32_t op2)\r
1498 {\r
1499   uint32_t result;\r
1500 \r
1501   __ASM volatile ("ssax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1502   return(result);\r
1503 }\r
1504 \r
1505 __attribute__((always_inline)) __STATIC_INLINE uint32_t __QSAX(uint32_t op1, uint32_t op2)\r
1506 {\r
1507   uint32_t result;\r
1508 \r
1509   __ASM volatile ("qsax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1510   return(result);\r
1511 }\r
1512 \r
1513 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SHSAX(uint32_t op1, uint32_t op2)\r
1514 {\r
1515   uint32_t result;\r
1516 \r
1517   __ASM volatile ("shsax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1518   return(result);\r
1519 }\r
1520 \r
1521 __attribute__((always_inline)) __STATIC_INLINE uint32_t __USAX(uint32_t op1, uint32_t op2)\r
1522 {\r
1523   uint32_t result;\r
1524 \r
1525   __ASM volatile ("usax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1526   return(result);\r
1527 }\r
1528 \r
1529 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UQSAX(uint32_t op1, uint32_t op2)\r
1530 {\r
1531   uint32_t result;\r
1532 \r
1533   __ASM volatile ("uqsax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1534   return(result);\r
1535 }\r
1536 \r
1537 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UHSAX(uint32_t op1, uint32_t op2)\r
1538 {\r
1539   uint32_t result;\r
1540 \r
1541   __ASM volatile ("uhsax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1542   return(result);\r
1543 }\r
1544 \r
1545 __attribute__((always_inline)) __STATIC_INLINE uint32_t __USAD8(uint32_t op1, uint32_t op2)\r
1546 {\r
1547   uint32_t result;\r
1548 \r
1549   __ASM volatile ("usad8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1550   return(result);\r
1551 }\r
1552 \r
1553 __attribute__((always_inline)) __STATIC_INLINE uint32_t __USADA8(uint32_t op1, uint32_t op2, uint32_t op3)\r
1554 {\r
1555   uint32_t result;\r
1556 \r
1557   __ASM volatile ("usada8 %0, %1, %2, %3" : "=r" (result) : "r" (op1), "r" (op2), "r" (op3) );\r
1558   return(result);\r
1559 }\r
1560 \r
1561 #define __SSAT16(ARG1,ARG2) \\r
1562 ({                          \\r
1563   int32_t __RES, __ARG1 = (ARG1); \\r
1564   __ASM ("ssat16 %0, %1, %2" : "=r" (__RES) :  "I" (ARG2), "r" (__ARG1) ); \\r
1565   __RES; \\r
1566  })\r
1567 \r
1568 #define __USAT16(ARG1,ARG2) \\r
1569 ({                          \\r
1570   uint32_t __RES, __ARG1 = (ARG1); \\r
1571   __ASM ("usat16 %0, %1, %2" : "=r" (__RES) :  "I" (ARG2), "r" (__ARG1) ); \\r
1572   __RES; \\r
1573  })\r
1574 \r
1575 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UXTB16(uint32_t op1)\r
1576 {\r
1577   uint32_t result;\r
1578 \r
1579   __ASM volatile ("uxtb16 %0, %1" : "=r" (result) : "r" (op1));\r
1580   return(result);\r
1581 }\r
1582 \r
1583 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UXTAB16(uint32_t op1, uint32_t op2)\r
1584 {\r
1585   uint32_t result;\r
1586 \r
1587   __ASM volatile ("uxtab16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1588   return(result);\r
1589 }\r
1590 \r
1591 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SXTB16(uint32_t op1)\r
1592 {\r
1593   uint32_t result;\r
1594 \r
1595   __ASM volatile ("sxtb16 %0, %1" : "=r" (result) : "r" (op1));\r
1596   return(result);\r
1597 }\r
1598 \r
1599 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SXTAB16(uint32_t op1, uint32_t op2)\r
1600 {\r
1601   uint32_t result;\r
1602 \r
1603   __ASM volatile ("sxtab16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1604   return(result);\r
1605 }\r
1606 \r
1607 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SMUAD  (uint32_t op1, uint32_t op2)\r
1608 {\r
1609   uint32_t result;\r
1610 \r
1611   __ASM volatile ("smuad %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1612   return(result);\r
1613 }\r
1614 \r
1615 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SMUADX (uint32_t op1, uint32_t op2)\r
1616 {\r
1617   uint32_t result;\r
1618 \r
1619   __ASM volatile ("smuadx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1620   return(result);\r
1621 }\r
1622 \r
1623 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SMLAD (uint32_t op1, uint32_t op2, uint32_t op3)\r
1624 {\r
1625   uint32_t result;\r
1626 \r
1627   __ASM volatile ("smlad %0, %1, %2, %3" : "=r" (result) : "r" (op1), "r" (op2), "r" (op3) );\r
1628   return(result);\r
1629 }\r
1630 \r
1631 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SMLADX (uint32_t op1, uint32_t op2, uint32_t op3)\r
1632 {\r
1633   uint32_t result;\r
1634 \r
1635   __ASM volatile ("smladx %0, %1, %2, %3" : "=r" (result) : "r" (op1), "r" (op2), "r" (op3) );\r
1636   return(result);\r
1637 }\r
1638 \r
1639 __attribute__((always_inline)) __STATIC_INLINE uint64_t __SMLALD (uint32_t op1, uint32_t op2, uint64_t acc)\r
1640 {\r
1641   union llreg_u{\r
1642     uint32_t w32[2];\r
1643     uint64_t w64;\r
1644   } llr;\r
1645   llr.w64 = acc;\r
1646 \r
1647 #ifndef __ARMEB__   /* Little endian */\r
1648   __ASM volatile ("smlald %0, %1, %2, %3" : "=r" (llr.w32[0]), "=r" (llr.w32[1]): "r" (op1), "r" (op2) , "0" (llr.w32[0]), "1" (llr.w32[1]) );\r
1649 #else               /* Big endian */\r
1650   __ASM volatile ("smlald %0, %1, %2, %3" : "=r" (llr.w32[1]), "=r" (llr.w32[0]): "r" (op1), "r" (op2) , "0" (llr.w32[1]), "1" (llr.w32[0]) );\r
1651 #endif\r
1652 \r
1653   return(llr.w64);\r
1654 }\r
1655 \r
1656 __attribute__((always_inline)) __STATIC_INLINE uint64_t __SMLALDX (uint32_t op1, uint32_t op2, uint64_t acc)\r
1657 {\r
1658   union llreg_u{\r
1659     uint32_t w32[2];\r
1660     uint64_t w64;\r
1661   } llr;\r
1662   llr.w64 = acc;\r
1663 \r
1664 #ifndef __ARMEB__   /* Little endian */\r
1665   __ASM volatile ("smlaldx %0, %1, %2, %3" : "=r" (llr.w32[0]), "=r" (llr.w32[1]): "r" (op1), "r" (op2) , "0" (llr.w32[0]), "1" (llr.w32[1]) );\r
1666 #else               /* Big endian */\r
1667   __ASM volatile ("smlaldx %0, %1, %2, %3" : "=r" (llr.w32[1]), "=r" (llr.w32[0]): "r" (op1), "r" (op2) , "0" (llr.w32[1]), "1" (llr.w32[0]) );\r
1668 #endif\r
1669 \r
1670   return(llr.w64);\r
1671 }\r
1672 \r
1673 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SMUSD  (uint32_t op1, uint32_t op2)\r
1674 {\r
1675   uint32_t result;\r
1676 \r
1677   __ASM volatile ("smusd %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1678   return(result);\r
1679 }\r
1680 \r
1681 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SMUSDX (uint32_t op1, uint32_t op2)\r
1682 {\r
1683   uint32_t result;\r
1684 \r
1685   __ASM volatile ("smusdx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1686   return(result);\r
1687 }\r
1688 \r
1689 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SMLSD (uint32_t op1, uint32_t op2, uint32_t op3)\r
1690 {\r
1691   uint32_t result;\r
1692 \r
1693   __ASM volatile ("smlsd %0, %1, %2, %3" : "=r" (result) : "r" (op1), "r" (op2), "r" (op3) );\r
1694   return(result);\r
1695 }\r
1696 \r
1697 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SMLSDX (uint32_t op1, uint32_t op2, uint32_t op3)\r
1698 {\r
1699   uint32_t result;\r
1700 \r
1701   __ASM volatile ("smlsdx %0, %1, %2, %3" : "=r" (result) : "r" (op1), "r" (op2), "r" (op3) );\r
1702   return(result);\r
1703 }\r
1704 \r
1705 __attribute__((always_inline)) __STATIC_INLINE uint64_t __SMLSLD (uint32_t op1, uint32_t op2, uint64_t acc)\r
1706 {\r
1707   union llreg_u{\r
1708     uint32_t w32[2];\r
1709     uint64_t w64;\r
1710   } llr;\r
1711   llr.w64 = acc;\r
1712 \r
1713 #ifndef __ARMEB__   /* Little endian */\r
1714   __ASM volatile ("smlsld %0, %1, %2, %3" : "=r" (llr.w32[0]), "=r" (llr.w32[1]): "r" (op1), "r" (op2) , "0" (llr.w32[0]), "1" (llr.w32[1]) );\r
1715 #else               /* Big endian */\r
1716   __ASM volatile ("smlsld %0, %1, %2, %3" : "=r" (llr.w32[1]), "=r" (llr.w32[0]): "r" (op1), "r" (op2) , "0" (llr.w32[1]), "1" (llr.w32[0]) );\r
1717 #endif\r
1718 \r
1719   return(llr.w64);\r
1720 }\r
1721 \r
1722 __attribute__((always_inline)) __STATIC_INLINE uint64_t __SMLSLDX (uint32_t op1, uint32_t op2, uint64_t acc)\r
1723 {\r
1724   union llreg_u{\r
1725     uint32_t w32[2];\r
1726     uint64_t w64;\r
1727   } llr;\r
1728   llr.w64 = acc;\r
1729 \r
1730 #ifndef __ARMEB__   /* Little endian */\r
1731   __ASM volatile ("smlsldx %0, %1, %2, %3" : "=r" (llr.w32[0]), "=r" (llr.w32[1]): "r" (op1), "r" (op2) , "0" (llr.w32[0]), "1" (llr.w32[1]) );\r
1732 #else               /* Big endian */\r
1733   __ASM volatile ("smlsldx %0, %1, %2, %3" : "=r" (llr.w32[1]), "=r" (llr.w32[0]): "r" (op1), "r" (op2) , "0" (llr.w32[1]), "1" (llr.w32[0]) );\r
1734 #endif\r
1735 \r
1736   return(llr.w64);\r
1737 }\r
1738 \r
1739 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SEL  (uint32_t op1, uint32_t op2)\r
1740 {\r
1741   uint32_t result;\r
1742 \r
1743   __ASM volatile ("sel %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1744   return(result);\r
1745 }\r
1746 \r
1747 __attribute__((always_inline)) __STATIC_INLINE  int32_t __QADD( int32_t op1,  int32_t op2)\r
1748 {\r
1749   int32_t result;\r
1750 \r
1751   __ASM volatile ("qadd %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1752   return(result);\r
1753 }\r
1754 \r
1755 __attribute__((always_inline)) __STATIC_INLINE  int32_t __QSUB( int32_t op1,  int32_t op2)\r
1756 {\r
1757   int32_t result;\r
1758 \r
1759   __ASM volatile ("qsub %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1760   return(result);\r
1761 }\r
1762 \r
1763 #define __PKHBT(ARG1,ARG2,ARG3) \\r
1764 ({                          \\r
1765   uint32_t __RES, __ARG1 = (ARG1), __ARG2 = (ARG2); \\r
1766   __ASM ("pkhbt %0, %1, %2, lsl %3" : "=r" (__RES) :  "r" (__ARG1), "r" (__ARG2), "I" (ARG3)  ); \\r
1767   __RES; \\r
1768  })\r
1769 \r
1770 #define __PKHTB(ARG1,ARG2,ARG3) \\r
1771 ({                          \\r
1772   uint32_t __RES, __ARG1 = (ARG1), __ARG2 = (ARG2); \\r
1773   if (ARG3 == 0) \\r
1774     __ASM ("pkhtb %0, %1, %2" : "=r" (__RES) :  "r" (__ARG1), "r" (__ARG2)  ); \\r
1775   else \\r
1776     __ASM ("pkhtb %0, %1, %2, asr %3" : "=r" (__RES) :  "r" (__ARG1), "r" (__ARG2), "I" (ARG3)  ); \\r
1777   __RES; \\r
1778  })\r
1779 \r
1780 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SMMLA (int32_t op1, int32_t op2, int32_t op3)\r
1781 {\r
1782  int32_t result;\r
1783 \r
1784  __ASM volatile ("smmla %0, %1, %2, %3" : "=r" (result): "r"  (op1), "r" (op2), "r" (op3) );\r
1785  return(result);\r
1786 }\r
1787 \r
1788 #endif /* (__ARM_FEATURE_DSP == 1U) */\r
1789 /*@} end of group CMSIS_SIMD_intrinsics */\r
1790 \r
1791 \r
1792 #endif /* __CMSIS_ARMCLANG_H */\r