begriffs open source - cmsis/blob - CMSIS/Driver/Include/Driver_NAND.h

   1 /*
   2  * Copyright (c) 2013-2017 ARM Limited. All rights reserved.
   3  *
   4  * SPDX-License-Identifier: Apache-2.0
   5  *
   6  * Licensed under the Apache License, Version 2.0 (the License); you may
   7  * not use this file except in compliance with the License.
   8  * You may obtain a copy of the License at
   9  *
  10  * www.apache.org/licenses/LICENSE-2.0
  11  *
  12  * Unless required by applicable law or agreed to in writing, software
  13  * distributed under the License is distributed on an AS IS BASIS, WITHOUT
  14  * WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
  15  * See the License for the specific language governing permissions and
  16  * limitations under the License.
  17  *
  18  * $Date:        2. Feb 2017
  19  * $Revision:    V2.2
  20  *
  21  * Project:      NAND Flash Driver definitions
  22  */
  23
  24 /* History:
  25  *  Version 2.2
  26  *    ARM_NAND_STATUS made volatile
  27  *  Version 2.1
  28  *    Updated ARM_NAND_ECC_INFO structure and ARM_NAND_ECC_xxx definitions
  29  *  Version 2.0
  30  *    New simplified driver:
  31  *      complexity moved to upper layer (command agnostic)
  32  *    Added support for:
  33  *      NV-DDR & NV-DDR2 Interface (ONFI specification)
  34  *      VCC, VCCQ and VPP Power Supply Control
  35  *      WP (Write Protect) Control
  36  *  Version 1.11
  37  *    Changed prefix ARM_DRV -> ARM_DRIVER
  38  *  Version 1.10
  39  *    Namespace prefix ARM_ added
  40  *  Version 1.00
  41  *    Initial release
  42  */
  43
  44 #ifndef DRIVER_NAND_H_
  45 #define DRIVER_NAND_H_
  46
  47 #ifdef  __cplusplus
  48 extern "C"
  49 {
  50 #endif
  51
  52 #include "Driver_Common.h"
  53
  54 #define ARM_NAND_API_VERSION ARM_DRIVER_VERSION_MAJOR_MINOR(2,2)  /* API version */
  55
  56
  57 /****** NAND Device Power *****/
  58 #define ARM_NAND_POWER_VCC_Pos           0
  59 #define ARM_NAND_POWER_VCC_Msk          (0x07UL << ARM_NAND_POWER_VCC_Pos)
  60 #define ARM_NAND_POWER_VCC_OFF          (0x01UL << ARM_NAND_POWER_VCC_Pos)  ///< VCC Power off
  61 #define ARM_NAND_POWER_VCC_3V3          (0x02UL << ARM_NAND_POWER_VCC_Pos)  ///< VCC = 3.3V
  62 #define ARM_NAND_POWER_VCC_1V8          (0x03UL << ARM_NAND_POWER_VCC_Pos)  ///< VCC = 1.8V
  63 #define ARM_NAND_POWER_VCCQ_Pos          3
  64 #define ARM_NAND_POWER_VCCQ_Msk         (0x07UL << ARM_NAND_POWER_VCCQ_Pos)
  65 #define ARM_NAND_POWER_VCCQ_OFF         (0x01UL << ARM_NAND_POWER_VCCQ_Pos) ///< VCCQ I/O Power off
  66 #define ARM_NAND_POWER_VCCQ_3V3         (0x02UL << ARM_NAND_POWER_VCCQ_Pos) ///< VCCQ = 3.3V
  67 #define ARM_NAND_POWER_VCCQ_1V8         (0x03UL << ARM_NAND_POWER_VCCQ_Pos) ///< VCCQ = 1.8V
  68 #define ARM_NAND_POWER_VPP_OFF          (1UL << 6)                          ///< VPP off
  69 #define ARM_NAND_POWER_VPP_ON           (1Ul << 7)                          ///< VPP on
  70
  71
  72 /****** NAND Control Codes *****/
  73 #define ARM_NAND_BUS_MODE               (0x01)      ///< Set Bus Mode as specified with arg
  74 #define ARM_NAND_BUS_DATA_WIDTH         (0x02)      ///< Set Bus Data Width as specified with arg
  75 #define ARM_NAND_DRIVER_STRENGTH        (0x03)      ///< Set Driver Strength as specified with arg
  76 #define ARM_NAND_DEVICE_READY_EVENT     (0x04)      ///< Generate \ref ARM_NAND_EVENT_DEVICE_READY; arg: 0=disabled (default), 1=enabled
  77 #define ARM_NAND_DRIVER_READY_EVENT     (0x05)      ///< Generate \ref ARM_NAND_EVENT_DRIVER_READY; arg: 0=disabled (default), 1=enabled
  78
  79 /*----- NAND Bus Mode (ONFI - Open NAND Flash Interface) -----*/
  80 #define ARM_NAND_BUS_INTERFACE_Pos       4
  81 #define ARM_NAND_BUS_INTERFACE_Msk      (0x03UL << ARM_NAND_BUS_INTERFACE_Pos)
  82 #define ARM_NAND_BUS_SDR                (0x00UL << ARM_NAND_BUS_INTERFACE_Pos)    ///< Data Interface:    SDR  (Single Data Rate) - Traditional interface (default)
  83 #define ARM_NAND_BUS_DDR                (0x01UL << ARM_NAND_BUS_INTERFACE_Pos)    ///< Data Interface: NV-DDR  (Double Data Rate)
  84 #define ARM_NAND_BUS_DDR2               (0x02UL << ARM_NAND_BUS_INTERFACE_Pos)    ///< Data Interface: NV-DDR2 (Double Data Rate)
  85 #define ARM_NAND_BUS_TIMING_MODE_Pos     0
  86 #define ARM_NAND_BUS_TIMING_MODE_Msk    (0x0FUL << ARM_NAND_BUS_TIMING_MODE_Pos)
  87 #define ARM_NAND_BUS_TIMING_MODE_0      (0x00UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 0 (default)
  88 #define ARM_NAND_BUS_TIMING_MODE_1      (0x01UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 1
  89 #define ARM_NAND_BUS_TIMING_MODE_2      (0x02UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 2
  90 #define ARM_NAND_BUS_TIMING_MODE_3      (0x03UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 3
  91 #define ARM_NAND_BUS_TIMING_MODE_4      (0x04UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 4 (SDR EDO capable)
  92 #define ARM_NAND_BUS_TIMING_MODE_5      (0x05UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 5 (SDR EDO capable)
  93 #define ARM_NAND_BUS_TIMING_MODE_6      (0x06UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 6 (NV-DDR2 only)
  94 #define ARM_NAND_BUS_TIMING_MODE_7      (0x07UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 7 (NV-DDR2 only)
  95 #define ARM_NAND_BUS_DDR2_DO_WCYC_Pos    8
  96 #define ARM_NAND_BUS_DDR2_DO_WCYC_Msk   (0x0FUL << ARM_NAND_BUS_DDR2_DO_WCYC_Pos)
  97 #define ARM_NAND_BUS_DDR2_DO_WCYC_0     (0x00UL << ARM_NAND_BUS_DDR2_DO_WCYC_Pos) ///< DDR2 Data Output Warm-up cycles: 0 (default)
  98 #define ARM_NAND_BUS_DDR2_DO_WCYC_1     (0x01UL << ARM_NAND_BUS_DDR2_DO_WCYC_Pos) ///< DDR2 Data Output Warm-up cycles: 1
  99 #define ARM_NAND_BUS_DDR2_DO_WCYC_2     (0x02UL << ARM_NAND_BUS_DDR2_DO_WCYC_Pos) ///< DDR2 Data Output Warm-up cycles: 2
 100 #define ARM_NAND_BUS_DDR2_DO_WCYC_4     (0x03UL << ARM_NAND_BUS_DDR2_DO_WCYC_Pos) ///< DDR2 Data Output Warm-up cycles: 4
 101 #define ARM_NAND_BUS_DDR2_DI_WCYC_Pos    12
 102 #define ARM_NAND_BUS_DDR2_DI_WCYC_Msk   (0x0FUL << ARM_NAND_BUS_DDR2_DI_WCYC_Pos)
 103 #define ARM_NAND_BUS_DDR2_DI_WCYC_0     (0x00UL << ARM_NAND_BUS_DDR2_DI_WCYC_Pos) ///< DDR2 Data Input Warm-up cycles: 0 (default)
 104 #define ARM_NAND_BUS_DDR2_DI_WCYC_1     (0x01UL << ARM_NAND_BUS_DDR2_DI_WCYC_Pos) ///< DDR2 Data Input Warm-up cycles: 1
 105 #define ARM_NAND_BUS_DDR2_DI_WCYC_2     (0x02UL << ARM_NAND_BUS_DDR2_DI_WCYC_Pos) ///< DDR2 Data Input Warm-up cycles: 2
 106 #define ARM_NAND_BUS_DDR2_DI_WCYC_4     (0x03UL << ARM_NAND_BUS_DDR2_DI_WCYC_Pos) ///< DDR2 Data Input Warm-up cycles: 4
 107 #define ARM_NAND_BUS_DDR2_VEN           (1UL << 16)                               ///< DDR2 Enable external VREFQ as reference
 108 #define ARM_NAND_BUS_DDR2_CMPD          (1UL << 17)                               ///< DDR2 Enable complementary DQS (DQS_c) signal
 109 #define ARM_NAND_BUS_DDR2_CMPR          (1UL << 18)                               ///< DDR2 Enable complementary RE_n (RE_c) signal
 110
 111 /*----- NAND Data Bus Width -----*/
 112 #define ARM_NAND_BUS_DATA_WIDTH_8       (0x00)      ///< Bus Data Width:  8 bit (default)
 113 #define ARM_NAND_BUS_DATA_WIDTH_16      (0x01)      ///< Bus Data Width: 16 bit
 114
 115 /*----- NAND Driver Strength (ONFI - Open NAND Flash Interface) -----*/
 116 #define ARM_NAND_DRIVER_STRENGTH_18     (0x00)      ///< Driver Strength 2.0x = 18 Ohms
 117 #define ARM_NAND_DRIVER_STRENGTH_25     (0x01)      ///< Driver Strength 1.4x = 25 Ohms
 118 #define ARM_NAND_DRIVER_STRENGTH_35     (0x02)      ///< Driver Strength 1.0x = 35 Ohms (default)
 119 #define ARM_NAND_DRIVER_STRENGTH_50     (0x03)      ///< Driver Strength 0.7x = 50 Ohms
 120
 121
 122 /****** NAND ECC for Read/Write Data Mode and Sequence Execution Code *****/
 123 #define ARM_NAND_ECC_INDEX_Pos           0
 124 #define ARM_NAND_ECC_INDEX_Msk          (0xFFUL << ARM_NAND_ECC_INDEX_Pos)
 125 #define ARM_NAND_ECC(n)                 ((n) & ARM_NAND_ECC_INDEX_Msk)     ///< Select ECC
 126 #define ARM_NAND_ECC0                   (1UL << 8)                         ///< Use ECC0 of selected ECC
 127 #define ARM_NAND_ECC1                   (1UL << 9)                         ///< Use ECC1 of selected ECC
 128
 129 /****** NAND Flag for Read/Write Data Mode and Sequence Execution Code *****/
 130 #define ARM_NAND_DRIVER_DONE_EVENT      (1UL << 16) ///< Generate \ref ARM_NAND_EVENT_DRIVER_DONE
 131
 132 /****** NAND Sequence Execution Code *****/
 133 #define ARM_NAND_CODE_SEND_CMD1         (1UL << 17) ///< Send Command 1
 134 #define ARM_NAND_CODE_SEND_ADDR_COL1    (1UL << 18) ///< Send Column Address 1
 135 #define ARM_NAND_CODE_SEND_ADDR_COL2    (1UL << 19) ///< Send Column Address 2
 136 #define ARM_NAND_CODE_SEND_ADDR_ROW1    (1UL << 20) ///< Send Row Address 1
 137 #define ARM_NAND_CODE_SEND_ADDR_ROW2    (1UL << 21) ///< Send Row Address 2
 138 #define ARM_NAND_CODE_SEND_ADDR_ROW3    (1UL << 22) ///< Send Row Address 3
 139 #define ARM_NAND_CODE_INC_ADDR_ROW      (1UL << 23) ///< Auto-increment Row Address
 140 #define ARM_NAND_CODE_WRITE_DATA        (1UL << 24) ///< Write Data
 141 #define ARM_NAND_CODE_SEND_CMD2         (1UL << 25) ///< Send Command 2
 142 #define ARM_NAND_CODE_WAIT_BUSY         (1UL << 26) ///< Wait while R/Bn busy
 143 #define ARM_NAND_CODE_READ_DATA         (1UL << 27) ///< Read Data
 144 #define ARM_NAND_CODE_SEND_CMD3         (1UL << 28) ///< Send Command 3
 145 #define ARM_NAND_CODE_READ_STATUS       (1UL << 29) ///< Read Status byte and check FAIL bit (bit 0)
 146
 147 /*----- NAND Sequence Execution Code: Command -----*/
 148 #define ARM_NAND_CODE_CMD1_Pos           0
 149 #define ARM_NAND_CODE_CMD1_Msk          (0xFFUL << ARM_NAND_CODE_CMD1_Pos)
 150 #define ARM_NAND_CODE_CMD2_Pos           8
 151 #define ARM_NAND_CODE_CMD2_Msk          (0xFFUL << ARM_NAND_CODE_CMD2_Pos)
 152 #define ARM_NAND_CODE_CMD3_Pos           16
 153 #define ARM_NAND_CODE_CMD3_Msk          (0xFFUL << ARM_NAND_CODE_CMD3_Pos)
 154
 155 /*----- NAND Sequence Execution Code: Column Address -----*/
 156 #define ARM_NAND_CODE_ADDR_COL1_Pos      0
 157 #define ARM_NAND_CODE_ADDR_COL1_Msk     (0xFFUL << ARM_NAND_CODE_ADDR_COL1_Pos)
 158 #define ARM_NAND_CODE_ADDR_COL2_Pos      8
 159 #define ARM_NAND_CODE_ADDR_COL2_Msk     (0xFFUL << ARM_NAND_CODE_ADDR_COL2_Pos)
 160
 161 /*----- NAND Sequence Execution Code: Row Address -----*/
 162 #define ARM_NAND_CODE_ADDR_ROW1_Pos      0
 163 #define ARM_NAND_CODE_ADDR_ROW1_Msk     (0xFFUL << ARM_NAND_CODE_ADDR_ROW1_Pos)
 164 #define ARM_NAND_CODE_ADDR_ROW2_Pos      8
 165 #define ARM_NAND_CODE_ADDR_ROW2_Msk     (0xFFUL << ARM_NAND_CODE_ADDR_ROW2_Pos)
 166 #define ARM_NAND_CODE_ADDR_ROW3_Pos      16
 167 #define ARM_NAND_CODE_ADDR_ROW3_Msk     (0xFFUL << ARM_NAND_CODE_ADDR_ROW3_Pos)
 168
 169
 170 /****** NAND specific error codes *****/
 171 #define ARM_NAND_ERROR_ECC              (ARM_DRIVER_ERROR_SPECIFIC - 1)     ///< ECC generation/correction failed
 172
 173
 174 /**
 175 \brief NAND ECC (Error Correction Code) Information
 176 */
 177 typedef struct _ARM_NAND_ECC_INFO {
 178   uint32_t type             :  2;       ///< Type: 1=ECC0 over Data, 2=ECC0 over Data+Spare, 3=ECC0 over Data and ECC1 over Spare
 179   uint32_t page_layout      :  1;       ///< Page layout: 0=|Data0|Spare0|...|DataN-1|SpareN-1|, 1=|Data0|...|DataN-1|Spare0|...|SpareN-1|
 180   uint32_t page_count       :  3;       ///< Number of virtual pages: N = 2 ^ page_count
 181   uint32_t page_size        :  4;       ///< Virtual Page size (Data+Spare): 0=512+16, 1=1k+32, 2=2k+64, 3=4k+128, 4=8k+256, 8=512+28, 9=1k+56, 10=2k+112, 11=4k+224, 12=8k+448
 182   uint32_t reserved         : 14;       ///< Reserved (must be zero)
 183   uint32_t correctable_bits :  8;       ///< Number of correctable bits (based on 512 byte codeword size)
 184   uint16_t codeword_size [2];           ///< Number of bytes over which ECC is calculated
 185   uint16_t ecc_size      [2];           ///< ECC size in bytes (rounded up)
 186   uint16_t ecc_offset    [2];           ///< ECC offset in bytes (where ECC starts in Spare area)
 187 } ARM_NAND_ECC_INFO;
 188
 189
 190 /**
 191 \brief NAND Status
 192 */
 193 typedef volatile struct _ARM_NAND_STATUS {
 194   uint32_t busy      : 1;               ///< Driver busy flag
 195   uint32_t ecc_error : 1;               ///< ECC error detected (cleared on next Read/WriteData or ExecuteSequence)
 196   uint32_t reserved  : 30;
 197 } ARM_NAND_STATUS;
 198
 199
 200 /****** NAND Event *****/
 201 #define ARM_NAND_EVENT_DEVICE_READY     (1UL << 0)  ///< Device Ready: R/Bn rising edge
 202 #define ARM_NAND_EVENT_DRIVER_READY     (1UL << 1)  ///< Driver Ready
 203 #define ARM_NAND_EVENT_DRIVER_DONE      (1UL << 2)  ///< Driver operation done
 204 #define ARM_NAND_EVENT_ECC_ERROR        (1UL << 3)  ///< ECC could not correct data
 205
 206
 207 // Function documentation
 208 /**
 209   \fn            ARM_DRIVER_VERSION ARM_NAND_GetVersion (void)
 210   \brief         Get driver version.
 211   \return        \ref ARM_DRIVER_VERSION
 212 */
 213 /**
 214   \fn            ARM_NAND_CAPABILITIES ARM_NAND_GetCapabilities (void)
 215   \brief         Get driver capabilities.
 216   \return        \ref ARM_NAND_CAPABILITIES
 217 */
 218 /**
 219   \fn            int32_t ARM_NAND_Initialize (ARM_NAND_SignalEvent_t cb_event)
 220   \brief         Initialize the NAND Interface.
 221   \param[in]     cb_event  Pointer to \ref ARM_NAND_SignalEvent
 222   \return        \ref execution_status
 223 */
 224 /**
 225   \fn            int32_t ARM_NAND_Uninitialize (void)
 226   \brief         De-initialize the NAND Interface.
 227   \return        \ref execution_status
 228 */
 229 /**
 230   \fn            int32_t ARM_NAND_PowerControl (ARM_POWER_STATE state)
 231   \brief         Control the NAND interface power.
 232   \param[in]     state  Power state
 233   \return        \ref execution_status
 234 */
 235 /**
 236   \fn            int32_t ARM_NAND_DevicePower (uint32_t voltage)
 237   \brief         Set device power supply voltage.
 238   \param[in]     voltage  NAND Device supply voltage
 239   \return        \ref execution_status
 240 */
 241 /**
 242   \fn            int32_t ARM_NAND_WriteProtect (uint32_t dev_num, bool enable)
 243   \brief         Control WPn (Write Protect).
 244   \param[in]     dev_num  Device number
 245   \param[in]     enable
 246                 - \b false Write Protect off
 247                 - \b true  Write Protect on
 248   \return        \ref execution_status
 249 */
 250 /**
 251   \fn            int32_t ARM_NAND_ChipEnable (uint32_t dev_num, bool enable)
 252   \brief         Control CEn (Chip Enable).
 253   \param[in]     dev_num  Device number
 254   \param[in]     enable
 255                 - \b false Chip Enable off
 256                 - \b true  Chip Enable on
 257   \return        \ref execution_status
 258 */
 259 /**
 260   \fn            int32_t ARM_NAND_GetDeviceBusy (uint32_t dev_num)
 261   \brief         Get Device Busy pin state.
 262   \param[in]     dev_num  Device number
 263   \return        1=busy, 0=not busy, or error
 264 */
 265 /**
 266   \fn            int32_t ARM_NAND_SendCommand (uint32_t dev_num, uint8_t cmd)
 267   \brief         Send command to NAND device.
 268   \param[in]     dev_num  Device number
 269   \param[in]     cmd      Command
 270   \return        \ref execution_status
 271 */
 272 /**
 273   \fn            int32_t ARM_NAND_SendAddress (uint32_t dev_num, uint8_t addr)
 274   \brief         Send address to NAND device.
 275   \param[in]     dev_num  Device number
 276   \param[in]     addr     Address
 277   \return        \ref execution_status
 278 */
 279 /**
 280   \fn            int32_t ARM_NAND_ReadData (uint32_t dev_num, void *data, uint32_t cnt, uint32_t mode)
 281   \brief         Read data from NAND device.
 282   \param[in]     dev_num  Device number
 283   \param[out]    data     Pointer to buffer for data to read from NAND device
 284   \param[in]     cnt      Number of data items to read
 285   \param[in]     mode     Operation mode
 286   \return        number of data items read or \ref execution_status
 287 */
 288 /**
 289   \fn            int32_t ARM_NAND_WriteData (uint32_t dev_num, const void *data, uint32_t cnt, uint32_t mode)
 290   \brief         Write data to NAND device.
 291   \param[in]     dev_num  Device number
 292   \param[out]    data     Pointer to buffer with data to write to NAND device
 293   \param[in]     cnt      Number of data items to write
 294   \param[in]     mode     Operation mode
 295   \return        number of data items written or \ref execution_status
 296 */
 297 /**
 298   \fn            int32_t ARM_NAND_ExecuteSequence (uint32_t dev_num, uint32_t code, uint32_t cmd,
 299                                                    uint32_t addr_col, uint32_t addr_row,
 300                                                    void *data, uint32_t data_cnt,
 301                                                    uint8_t *status, uint32_t *count)
 302   \brief         Execute sequence of operations.
 303   \param[in]     dev_num  Device number
 304   \param[in]     code     Sequence code
 305   \param[in]     cmd      Command(s)
 306   \param[in]     addr_col Column address
 307   \param[in]     addr_row Row address
 308   \param[in,out] data     Pointer to data to be written or read
 309   \param[in]     data_cnt Number of data items in one iteration
 310   \param[out]    status   Pointer to status read
 311   \param[in,out] count    Number of iterations
 312   \return        \ref execution_status
 313 */
 314 /**
 315   \fn            int32_t ARM_NAND_AbortSequence (uint32_t dev_num)
 316   \brief         Abort sequence execution.
 317   \param[in]     dev_num  Device number
 318   \return        \ref execution_status
 319 */
 320 /**
 321   \fn            int32_t ARM_NAND_Control (uint32_t dev_num, uint32_t control, uint32_t arg)
 322   \brief         Control NAND Interface.
 323   \param[in]     dev_num  Device number
 324   \param[in]     control  Operation
 325   \param[in]     arg      Argument of operation
 326   \return        \ref execution_status
 327 */
 328 /**
 329   \fn            ARM_NAND_STATUS ARM_NAND_GetStatus (uint32_t dev_num)
 330   \brief         Get NAND status.
 331   \param[in]     dev_num  Device number
 332   \return        NAND status \ref ARM_NAND_STATUS
 333 */
 334 /**
 335   \fn            int32_t ARM_NAND_InquireECC (int32_t index, ARM_NAND_ECC_INFO *info)
 336   \brief         Inquire about available ECC.
 337   \param[in]     index   Device number
 338   \param[out]    info    Pointer to ECC information \ref ARM_NAND_ECC_INFO retrieved
 339   \return        \ref execution_status
 340 */
 341
 342 /**
 343   \fn            void ARM_NAND_SignalEvent (uint32_t dev_num, uint32_t event)
 344   \brief         Signal NAND event.
 345   \param[in]     dev_num  Device number
 346   \param[in]     event    Event notification mask
 347   \return        none
 348 */
 349
 350 typedef void (*ARM_NAND_SignalEvent_t) (uint32_t dev_num, uint32_t event);    ///< Pointer to \ref ARM_NAND_SignalEvent : Signal NAND Event.
 351
 352
 353 /**
 354 \brief NAND Driver Capabilities.
 355 */
 356 typedef struct _ARM_NAND_CAPABILITIES {
 357   uint32_t event_device_ready  : 1;     ///< Signal Device Ready event (R/Bn rising edge)
 358   uint32_t reentrant_operation : 1;     ///< Supports re-entrant operation (SendCommand/Address, Read/WriteData)
 359   uint32_t sequence_operation  : 1;     ///< Supports Sequence operation (ExecuteSequence, AbortSequence)
 360   uint32_t vcc                 : 1;     ///< Supports VCC Power Supply Control
 361   uint32_t vcc_1v8             : 1;     ///< Supports 1.8 VCC Power Supply
 362   uint32_t vccq                : 1;     ///< Supports VCCQ I/O Power Supply Control
 363   uint32_t vccq_1v8            : 1;     ///< Supports 1.8 VCCQ I/O Power Supply
 364   uint32_t vpp                 : 1;     ///< Supports VPP High Voltage Power Supply Control
 365   uint32_t wp                  : 1;     ///< Supports WPn (Write Protect) Control
 366   uint32_t ce_lines            : 4;     ///< Number of CEn (Chip Enable) lines: ce_lines + 1
 367   uint32_t ce_manual           : 1;     ///< Supports manual CEn (Chip Enable) Control
 368   uint32_t rb_monitor          : 1;     ///< Supports R/Bn (Ready/Busy) Monitoring
 369   uint32_t data_width_16       : 1;     ///< Supports 16-bit data
 370   uint32_t ddr                 : 1;     ///< Supports NV-DDR  Data Interface (ONFI)
 371   uint32_t ddr2                : 1;     ///< Supports NV-DDR2 Data Interface (ONFI)
 372   uint32_t sdr_timing_mode     : 3;     ///< Fastest (highest) SDR     Timing Mode supported (ONFI)
 373   uint32_t ddr_timing_mode     : 3;     ///< Fastest (highest) NV_DDR  Timing Mode supported (ONFI)
 374   uint32_t ddr2_timing_mode    : 3;     ///< Fastest (highest) NV_DDR2 Timing Mode supported (ONFI)
 375   uint32_t driver_strength_18  : 1;     ///< Supports Driver Strength 2.0x = 18 Ohms
 376   uint32_t driver_strength_25  : 1;     ///< Supports Driver Strength 1.4x = 25 Ohms
 377   uint32_t driver_strength_50  : 1;     ///< Supports Driver Strength 0.7x = 50 Ohms
 378   uint32_t reserved            : 2;     ///< Reserved (must be zero)
 379 } ARM_NAND_CAPABILITIES;
 380
 381
 382 /**
 383 \brief Access structure of the NAND Driver.
 384 */
 385 typedef struct _ARM_DRIVER_NAND {
 386   ARM_DRIVER_VERSION    (*GetVersion)     (void);                                                             ///< Pointer to \ref ARM_NAND_GetVersion : Get driver version.
 387   ARM_NAND_CAPABILITIES (*GetCapabilities)(void);                                                             ///< Pointer to \ref ARM_NAND_GetCapabilities : Get driver capabilities.
 388   int32_t               (*Initialize)     (ARM_NAND_SignalEvent_t cb_event);                                  ///< Pointer to \ref ARM_NAND_Initialize : Initialize NAND Interface.
 389   int32_t               (*Uninitialize)   (void);                                                             ///< Pointer to \ref ARM_NAND_Uninitialize : De-initialize NAND Interface.
 390   int32_t               (*PowerControl)   (ARM_POWER_STATE state);                                            ///< Pointer to \ref ARM_NAND_PowerControl : Control NAND Interface Power.
 391   int32_t               (*DevicePower)    (uint32_t voltage);                                                 ///< Pointer to \ref ARM_NAND_DevicePower : Set device power supply voltage.
 392   int32_t               (*WriteProtect)   (uint32_t dev_num, bool enable);                                    ///< Pointer to \ref ARM_NAND_WriteProtect : Control WPn (Write Protect).
 393   int32_t               (*ChipEnable)     (uint32_t dev_num, bool enable);                                    ///< Pointer to \ref ARM_NAND_ChipEnable : Control CEn (Chip Enable).
 394   int32_t               (*GetDeviceBusy)  (uint32_t dev_num);                                                 ///< Pointer to \ref ARM_NAND_GetDeviceBusy : Get Device Busy pin state.
 395   int32_t               (*SendCommand)    (uint32_t dev_num, uint8_t cmd);                                    ///< Pointer to \ref ARM_NAND_SendCommand : Send command to NAND device.
 396   int32_t               (*SendAddress)    (uint32_t dev_num, uint8_t addr);                                   ///< Pointer to \ref ARM_NAND_SendAddress : Send address to NAND device.
 397   int32_t               (*ReadData)       (uint32_t dev_num,       void *data, uint32_t cnt, uint32_t mode);  ///< Pointer to \ref ARM_NAND_ReadData : Read data from NAND device.
 398   int32_t               (*WriteData)      (uint32_t dev_num, const void *data, uint32_t cnt, uint32_t mode);  ///< Pointer to \ref ARM_NAND_WriteData : Write data to NAND device.
 399   int32_t               (*ExecuteSequence)(uint32_t dev_num, uint32_t code, uint32_t cmd,
 400                                            uint32_t addr_col, uint32_t addr_row,
 401                                            void *data, uint32_t data_cnt,
 402                                            uint8_t *status, uint32_t *count);                                 ///< Pointer to \ref ARM_NAND_ExecuteSequence : Execute sequence of operations.
 403   int32_t               (*AbortSequence)  (uint32_t dev_num);                                                 ///< Pointer to \ref ARM_NAND_AbortSequence : Abort sequence execution.
 404   int32_t               (*Control)        (uint32_t dev_num, uint32_t control, uint32_t arg);                 ///< Pointer to \ref ARM_NAND_Control : Control NAND Interface.
 405   ARM_NAND_STATUS       (*GetStatus)      (uint32_t dev_num);                                                 ///< Pointer to \ref ARM_NAND_GetStatus : Get NAND status.
 406   int32_t               (*InquireECC)     ( int32_t index, ARM_NAND_ECC_INFO *info);                          ///< Pointer to \ref ARM_NAND_InquireECC : Inquire about available ECC.
 407 } const ARM_DRIVER_NAND;
 408
 409 #ifdef  __cplusplus
 410 }
 411 #endif
 412
 413 #endif /* DRIVER_NAND_H_ */