begriffs open source - cmsis/blob - CMSIS/DoxyGen/Core/src/Overview.txt

   1 /** \mainpage Overview
   2
   3 CMSIS-Core (Cortex-M) implements the basic run-time system for a Cortex-M device and gives the user access to the processor core and the device peripherals.
   4 In detail it defines:
   5  - <b>Hardware Abstraction Layer (HAL)</b> for Cortex-M processor registers with standardized  definitions for the SysTick, NVIC, System Control Block registers, MPU registers, FPU registers, and core access functions.
   6  - <b>System exception names</b> to interface to system exceptions without having compatibility issues.
   7  - <b>Methods to organize header files</b> that makes it easy to learn new Cortex-M microcontroller products and improve software portability. This includes naming conventions for device-specific interrupts.
   8  - <b>Methods for system initialization</b> to be used by each MCU vendor. For example, the standardized SystemInit() function is essential for configuring the clock system of the device.
   9  - <b>Intrinsic functions</b> used to generate CPU instructions that are not supported by standard C functions.
  10  - A variable to determine the <b>system clock frequency</b> which simplifies the setup the SysTick timer.
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  12
  13 The following sections provide details about the CMSIS-Core (Cortex-M):
  14  - \ref using_pg describes the project setup and shows a simple program example.
  15 \if ARMv8M
  16  - \ref using_TrustZone_pg "Using TrustZone&reg; for Armv8-M" describes how to use the security extensions available in the Armv8-M architecture.
  17 \endif
  18  - \ref templates_pg describes the files of the CMSIS-Core (Cortex-M) in detail and explains how to adapt template files provided by Arm to silicon vendor devices.
  19  - \ref coreMISRA_Exceptions_pg describes the violations to the MISRA standard.
  20  - <a href="Modules.html">\b Reference </a> describe the features and functions of the \ref device_h_pg in detail.
  21  - <a href="Annotated.html">\b Data \b Structures </a> describe the data structures of the \ref device_h_pg in detail.
  22
  23 <hr>
  24
  25 CMSIS-Core (Cortex-M) in ARM::CMSIS Pack
  26 -----------------------------
  27
  28 Files relevant to CMSIS-Core (Cortex-M) are present in the following <b>ARM::CMSIS</b> directories:
  29 |File/Folder                   |Content                                                                 |
  30 |------------------------------|------------------------------------------------------------------------|
  31 |\b CMSIS\\Documentation\\Core | This documentation                                                     |
  32 |\b CMSIS\\Core\\Include       | CMSIS-Core (Cortex-M) header files (for example core_cm3.h, core_cmInstr.h, etc.) |
  33 |\b Device                     | \ref using_ARM_pg "Arm reference implementations" of Cortex-M devices  |
  34 |\b Device\\\_Template_Vendor  | \ref templates_pg for extension by silicon vendors                     |
  35
  36 <hr>
  37
  38 \section ref_v6-v8M Processor Support
  39
  40 CMSIS supports the complete range of <a href="https://developer.arm.com/products/processors/cortex-m" target="_blank"><b>Cortex-M processors</b></a> and
  41 the <a href="https://developer.arm.com/architectures/cpu-architecture/m-profile" target="_blank"><b>Armv8-M/v8.1-M architecture</b></a> including security extensions.
  42
  43 \subsection ref_man_sec Cortex-M Generic User Guides
  44
  45 The Cortex-M Device Generic User Guides contain the programmers model and detailed information about the core peripherals and are available for:
  46
  47 - <a href="https://developer.arm.com/documentation/dui0497a/latest/" target="_blank"><b>Cortex-M0 Devices Generic User Guide</b></a> (Armv6-M architecture)
  48 - <a href="https://developer.arm.com/documentation/dui0662/latest/"  target="_blank"><b>Cortex-M0+ Devices Generic User Guide</b></a> (Armv6-M architecture)
  49 - <a href="https://developer.arm.com/documentation/dui0552/latest/"  target="_blank"><b>Cortex-M3 Devices Generic User Guide</b></a> (Armv7-M architecture)
  50 - <a href="https://developer.arm.com/documentation/dui0553/latest/"  target="_blank"><b>Cortex-M4 Devices Generic User Guide</b></a> (Armv7-M architecture)
  51 - <a href="https://developer.arm.com/documentation/dui0646/latest/"  target="_blank"><b>Cortex-M7 Devices Generic User Guide</b></a> (Armv7-M architecture)
  52 - <a href="https://developer.arm.com/documentation/dui1095/latest/"  target="_blank"><b>Cortex-M23 Devices Generic User Guide</b></a> (Armv8-M architecture)
  53 - <a href="https://developer.arm.com/documentation/100235/latest/"   target="_blank"><b>Cortex-M33 Devices Generic User Guide</b></a> (Armv8-M architecture)
  54 - <a href="https://developer.arm.com/documentation/101273/latest/"   target="_blank"><b>Cortex-M55 Devices Generic User Guide</b></a> (Armv8.1-M architecture)
  55
  56 CMSIS also supports the following Cortex-M processor variants:
  57 - <a href="https://developer.arm.com/products/processors/cortex-m/cortex-m1"       target="_blank"><b>Cortex-M1</b></a> is a processor designed specifically for implementation in FPGAs (Armv6-M architecture).
  58 - <a href="https://developer.arm.com/products/processors/cortex-m/sc000-processor" target="_blank"><b>SecurCore SC000</b></a> is designed specifically for smartcard and security applications (Armv6-M architecture).
  59 - <a href="https://developer.arm.com/products/processors/cortex-m/sc300-processor" target="_blank"><b>SecurCore SC300</b></a> is designed specifically for smartcard and security applications (Armv7-M architecture).
  60 - <a href="https://developer.arm.com/products/processors/cortex-m/cortex-m35p"     target="_blank"><b>Cortex-M35P</b></a> is a temper resistant Cortex-M processor with optional software isolation using TrustZone for Armv8-M.
  61
  62 \subsection ARMv8M Armv8-M and Armv8.1-M Architecture
  63
  64 Armv8-M introduces two profiles \b baseline (for power and area constrained applications) and \b mainline (full-featured with optional SIMD, floating-point, and co-processor extensions).
  65 Both Armv8-M profiles and Armv8.1-M are supported by CMSIS.
  66
  67 The Armv8-M architecture is described in the <a href="https://developer.arm.com/documentation/ddi0553/latest/" target="_blank"><b>Armv8-M Architecture Reference Manual</b></a>.
  68
  69 The Armv8.1-M architecture further extends Armv8-M with Helium (the so called M-Profile Vector Extension (MVE)), as well as further instruction set and debug extensions.
  70 More information about Armv8.1-M architecture is available under <a href="https://developer.arm.com/technologies/helium" target="_blank"><b>Arm Helium technology</b></a>.
  71
  72 <hr>
  73
  74 \section tested_tools_sec Tested and Verified Toolchains
  75
  76 The \ref templates_pg supplied by Arm have been tested and verified with the following toolchains:
  77  - Arm: Arm Compiler 5.06 update 7 (not for Cortex-M23/33/35P/55, Armv8-M, Armv8.1-M)
  78  - Arm: Arm Compiler 6.16
  79  - Arm: Arm Compiler 6.6.4 (not for Cortex-M0/23/33/35P/55, Armv8-M, Armv8.1-M)
  80  - GNU: GNU Arm Embedded Toolchain 10-2020-q4-major (10.2.1 20201103)
  81  - IAR: IAR ANSI C/C++ Compiler for Arm 8.20.1.14183
  82 */
  83 /*=======0=========1=========2=========3=========4=========5=========6=========7=========8=========9=========0=========1====*/
  84 /**
  85
  86 \page core_revisionHistory Revision History of CMSIS-Core (Cortex-M)
  87
  88 <table class="cmtable" summary="Revision History">
  89     <tr>
  90       <th>Version</th>
  91       <th>Description</th>
  92     </tr>
  93     <tr>
  94       <td>V5.5.0</td>
  95       <td>
  96         <ul>
  97           <li>Updated GCC LinkerDescription, GCC Assembler startup</li>
  98           <li>Added ARMv8-M Stack Sealing (to linker, startup) for toolchain ARM, GCC</li>
  99           <li>Changed C-Startup to default Startup.</li>
 100           </li>
 101             Updated Armv8-M Assembler startup to use GAS syntax<br>
 102             Note: Updating existing projects may need manual user interaction!
 103           </li>
 104         </ul>
 105       </td>
 106     </tr>
 107     <tr>
 108       <td>V5.4.0</td>
 109       <td>
 110         <ul>
 111 \if ARMv8M
 112           <li>Added: Cortex-M55 cpu support</li>
 113           <li>Enhanced: MVE support for Armv8.1-MML</li>
 114 \endif
 115           <li>Fixed: Device config define checks</li>
 116           <li>Added: L1 Cache functions for Armv7-M and later</li>
 117         </ul>
 118       </td>
 119     </tr>
 120     <tr>
 121       <td>V5.3.0</td>
 122       <td>
 123         <ul>
 124           <li>Added: Provisions for compiler-independent C startup code.</li>
 125         </ul>
 126       </td>
 127     </tr>
 128     <tr>
 129       <td>V5.2.1</td>
 130       <td>
 131         <ul>
 132           <li>Fixed: Compilation issue in cmsis_armclang_ltm.h introduced in 5.2.0</li>
 133         </ul>
 134       </td>
 135     </tr>
 136     <tr>
 137       <td>V5.2.0</td>
 138       <td>
 139         <ul>
 140           <li>Added: Cortex-M35P support.</li>
 141           <li>Added: Cortex-M1 support.
 142           <li>Added: Armv8.1 architecture support.
 143           <li>Added: \ref __RESTRICT and \ref __STATIC_FORCEINLINE compiler control macros.
 144         </ul>
 145       </td>
 146     </tr>
 147     <tr>
 148       <td>V5.1.2</td>
 149       <td>
 150         <ul>
 151           <li>Removed using get/set built-ins FPSCR in GCC >= 7.2 due to shortcomings.</li>
 152           <li>Added __NO_RETURN to __NVIC_SystemReset() to silence compiler warnings.</li>
 153           <li>Added support for Cortex-M1 (beta).</li>
 154           <li>Removed usage of register keyword.</li>
 155           <li>Added defines for EXC_RETURN, FNC_RETURN and integrity signature values.</li>
 156           <li>Enhanced MPUv7 API with defines for memory access attributes.</li>
 157         </ul>
 158       </td>
 159     </tr>
 160     <tr>
 161       <td>V5.1.1</td>
 162       <td>
 163         <ul>
 164           <li>Aligned MSPLIM and PSPLIM access functions along supported compilers.</li>
 165         </ul>
 166       </td>
 167     </tr>
 168     <tr>
 169       <td>V5.1.0</td>
 170       <td>
 171         <ul>
 172           <li>Added MPU Functions for ARMv8-M for Cortex-M23/M33.</li>
 173           <li>Moved __SSAT and __USAT intrinsics to CMSIS-Core.</li>
 174           <li>Aligned __REV, __REV16 and __REVSH intrinsics along supported compilers.</li>
 175         </ul>
 176       </td>
 177     </tr>
 178     <tr>
 179       <td>V5.0.2</td>
 180       <td>
 181         <ul>
 182           <li>Added macros  \ref \__UNALIGNED_UINT16_READ,  \ref \__UNALIGNED_UINT16_WRITE.</li>
 183           <li>Added macros  \ref \__UNALIGNED_UINT32_READ,  \ref \__UNALIGNED_UINT32_WRITE.</li>
 184           <li>Deprecated macro  \ref \__UNALIGNED_UINT32.</li>
 185           <li>Changed \ref version_control_gr macros to be core agnostic.</li>
 186           <li>Added \ref mpu_functions for Cortex-M0+/M3/M4/M7.</li>
 187         </ul>
 188       </td>
 189     </tr>
 190     <tr>
 191       <td>V5.0.1</td>
 192       <td>
 193         <ul>
 194           <li>Added: macro \ref \__PACKED_STRUCT.</li>
 195           <li>Added: uVisor support.</li>
 196         </ul>
 197       </td>
 198     </tr>
 199     <tr>
 200       <td>V5.00</td>
 201       <td>
 202         <ul>
 203           <li>Added: Cortex-M23, Cortex-M33 support.</li>
 204           <li>Added: macro __SAU_PRESENT with __SAU_REGION_PRESENT.</li>
 205           <li>Replaced: macro __SAU_PRESENT with __SAU_REGION_PRESENT.</li>
 206           <li>Reworked: SAU register and functions.</li>
 207           <li>Added: macro \ref \__ALIGNED.</li>
 208           <li>Updated: function \ref SCB_EnableICache.</li>
 209           <li>Added: cmsis_compiler.h with compiler specific CMSIS macros, functions, instructions.</li>
 210           <li>Added: macro \ref \__PACKED.</li>
 211           <li>Updated: compiler specific include files.</li>
 212           <li>Updated: core dependant include files.</li>
 213           <li>Removed: deprecated files core_cmfunc.h, core_cminstr.h, core_cmsimd.h.</li>
 214         </ul>
 215       </td>
 216     </tr>
 217     <tr>
 218       <td>V5.00<br>Beta 6</td>
 219       <td>
 220         <ul>
 221           <li>Added: SCB_CFSR register bit definitions.</li>
 222           <li>Added: function \ref NVIC_GetEnableIRQ.</li>
 223           <li>Updated: core instruction macros \ref \__NOP, \ref \__WFI, \ref \__WFE, \ref \__SEV for toolchain GCC.</li>
 224         </ul>
 225       </td>
 226     </tr>
 227     <tr>
 228       <td>V5.00<br>Beta 5</td>
 229       <td>
 230         <ul>
 231           <li>Moved: DSP libraries from CMSIS/DSP/Lib to CMSIS/Lib.</li>
 232           <li>Added: DSP libraries build projects to CMSIS pack.</li>
 233         </ul>
 234       </td>
 235     </tr>
 236     <tr>
 237       <td>V5.00<br>Beta 4</td>
 238       <td>
 239         <ul>
 240           <li>Updated: ARMv8M device files.</li>
 241           <li>Corrected: ARMv8MBL interrupts.</li>
 242           <li>Reworked: NVIC functions.</li>
 243         </ul>
 244       </td>
 245     </tr>
 246     <tr>
 247       <td>V5.00<br>Beta 2</td>
 248       <td>
 249         <ul>
 250 \if ARMv8M
 251           <li>Changed: ARMv8M SAU regions to 8.</li>
 252           <li>Changed: moved function \ref TZ_SAU_Setup to file partition_&lt;device&gt;.h.</li>
 253 \endif
 254           <li>Changed: license under Apache-2.0.</li>
 255           <li>Added: check if macro is defined before use.</li>
 256           <li>Corrected: function \ref SCB_DisableDCache.</li>
 257           <li>Corrected: macros \ref \_VAL2FLD, \ref \_FLD2VAL.</li>
 258           <li>Added: NVIC function virtualization with macros \ref CMSIS_NVIC_VIRTUAL and \ref CMSIS_VECTAB_VIRTUAL.</li>
 259         </ul>
 260       </td>
 261     </tr>
 262     <tr>
 263       <td>V5.00<br>Beta 1</td>
 264       <td>
 265         <ul>
 266           <li>Renamed: cmsis_armcc_V6.h to cmsis_armclang.h.</li>
 267           <li>Renamed: core\_*.h to lower case.</li>
 268           <li>Added: function \ref SCB_GetFPUType to all CMSIS cores.</li>
 269           <li>Added: ARMv8-M support.</li>
 270         </ul>
 271       </td>
 272     </tr>
 273     <tr>
 274       <td>V4.30</td>
 275       <td>
 276         <ul>
 277           <li>Corrected: DoxyGen function parameter comments.</li>
 278           <li>Corrected: IAR toolchain: removed for \ref NVIC_SystemReset the attribute(noreturn).</li>
 279           <li>Corrected: GCC toolchain: suppressed irrelevant compiler warnings.</li>
 280           <li>Added: Support files for Arm Compiler v6 (cmsis_armcc_v6.h).</li>
 281         </ul>
 282       </td>
 283     </tr>
 284     <tr>
 285       <td>V4.20</td>
 286       <td>
 287         <ul>
 288           <li>Corrected: MISRA-C:2004 violations.</li>
 289           <li>Corrected: predefined macro for TI CCS Compiler.</li>
 290           <li>Corrected: function \ref __SHADD16 in arm_math.h.</li>
 291           <li>Updated: cache functions for Cortex-M7.</li>
 292           <li>Added: macros \ref _VAL2FLD, \ref _FLD2VAL to core\_*.h.</li>
 293           <li>Updated: functions \ref __QASX, \ref __QSAX, \ref __SHASX, \ref __SHSAX.</li>
 294           <li>Corrected: potential bug in function \ref __SHADD16.</li>
 295         </ul>
 296       </td>
 297     </tr>
 298     <tr>
 299       <td>V4.10</td>
 300       <td>
 301         <ul>
 302           <li>Corrected: MISRA-C:2004 violations.</li>
 303           <li>Corrected: intrinsic functions \ref __DSB, \ref __DMB, \ref __ISB.</li>
 304           <li>Corrected: register definitions for ITCMCR register.</li>
 305           <li>Corrected: register definitions for \ref CONTROL_Type register.</li>
 306           <li>Added: functions \ref SCB_GetFPUType, \ref SCB_InvalidateDCache_by_Addr to core_cm7.h.</li>
 307           <li>Added: register definitions for \ref APSR_Type, \ref IPSR_Type, \ref xPSR_Type register.</li>
 308           <li>Added: \ref __set_BASEPRI_MAX function to core_cmFunc.h.</li>
 309           <li>Added: intrinsic functions \ref __RBIT, \ref __CLZ  for Cortex-M0/CortexM0+.</li>
 310         </ul>
 311       </td>
 312     </tr>
 313     <tr>
 314       <td>V4.00</td>
 315       <td>
 316         <ul>
 317           <li>Added: Cortex-M7 support.</li>
 318           <li>Added: intrinsic functions for \ref __RRX, \ref __LDRBT, \ref __LDRHT, \ref __LDRT, \ref __STRBT, \ref __STRHT, and \ref __STRT</li>
 319         </ul>
 320       </td>
 321     </tr>
 322     <tr>
 323       <td>V3.40</td>
 324       <td>
 325        <ul>
 326          <li>Corrected: C++ include guard settings.</li>
 327        </ul>
 328      </td>
 329     </tr>
 330     <tr>
 331       <td>V3.30</td>
 332       <td>
 333         <ul>
 334           <li>Added: COSMIC tool chain support.</li>
 335           <li>Corrected: GCC __SMLALDX instruction intrinsic for Cortex-M4.</li>
 336           <li>Corrected: GCC __SMLALD instruction intrinsic for Cortex-M4.</li>
 337           <li>Corrected: GCC/CLang warnings.</li>
 338         </ul>
 339       </td>
 340     </tr>
 341     <tr>
 342       <td>V3.20</td>
 343       <td>
 344         <ul>
 345           <li>Added: \ref __BKPT instruction intrinsic.</li>
 346           <li>Added: \ref __SMMLA instruction intrinsic for Cortex-M4.</li>
 347           <li>Corrected: \ref ITM_SendChar.</li>
 348           <li>Corrected: \ref __enable_irq, \ref __disable_irq and inline assembly for GCC Compiler.</li>
 349           <li>Corrected: \ref NVIC_GetPriority and VTOR_TBLOFF for Cortex-M0/M0+, SC000.</li>
 350           <li>Corrected: rework of in-line assembly functions to remove potential compiler warnings.</li>
 351         </ul>
 352       </td>
 353     </tr>
 354     <tr>
 355       <td>V3.01</td>
 356       <td>
 357        <ul>
 358          <li>Added support for Cortex-M0+ processor.</li>
 359        </ul>
 360      </td>
 361     </tr>
 362     <tr>
 363       <td>V3.00</td>
 364       <td>
 365         <ul>
 366           <li>Added support for GNU GCC ARM Embedded Compiler.</li>
 367           <li>Added function \ref __ROR.</li>
 368           <li>Added \ref regMap_pg for TPIU, DWT.</li>
 369           <li>Added support for \ref core_config_sect "SC000 and SC300 processors".</li>
 370           <li>Corrected \ref ITM_SendChar function.</li>
 371           <li>Corrected the functions \ref __STREXB, \ref __STREXH, \ref __STREXW for the GNU GCC compiler section.</li>
 372           <li>Documentation restructured.</li>
 373         </ul>
 374       </td>
 375     </tr>
 376     <tr>
 377       <td>V2.10</td>
 378       <td>
 379         <ul>
 380           <li>Updated documentation.</li>
 381           <li>Updated CMSIS core include files.</li>
 382           <li>Changed CMSIS/Device folder structure.</li>
 383           <li>Added support for Cortex-M0, Cortex-M4 w/o FPU to CMSIS DSP library.</li>
 384           <li>Reworked CMSIS DSP library examples.</li>
 385         </ul>
 386       </td>
 387     </tr>
 388     <tr>
 389       <td>V2.00</td>
 390       <td>
 391        <ul>
 392          <li>Added support for Cortex-M4 processor.</li>
 393        </ul>
 394      </td>
 395     </tr>
 396     <tr>
 397       <td>V1.30</td>
 398       <td>
 399         <ul>
 400           <li>Reworked Startup Concept.</li>
 401           <li>Added additional Debug Functionality.</li>
 402           <li>Changed folder structure.</li>
 403           <li>Added doxygen comments.</li>
 404           <li>Added definitions for bit.</li>
 405         </ul>
 406       </td>
 407     </tr>
 408     <tr>
 409       <td>V1.01</td>
 410       <td>
 411        <ul>
 412          <li>Added support for Cortex-M0 processor.</li>
 413        </ul>
 414       </td>
 415     </tr>
 416     <tr>
 417       <td>V1.01</td>
 418       <td>
 419        <ul>
 420          <li>Added intrinsic functions for \ref __LDREXB, \ref __LDREXH, \ref __LDREXW, \ref __STREXB, \ref __STREXH, \ref __STREXW, and \ref __CLREX</li>
 421        </ul>
 422      </td>
 423     </tr>
 424     <tr>
 425       <td>V1.00</td>
 426       <td>
 427        <ul>
 428          <li>Initial Release for Cortex-M3 processor.</li>
 429        </ul>
 430      </td>
 431     </tr>
 432 </table>
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 434 */
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