begriffs open source - cmsis/blob - CMSIS/DoxyGen/Core/src/Overview.txt

   1 /** \mainpage Overview\r
   2 \r
   3 CMSIS-CORE implements the basic run-time system for a Cortex-M device and gives the user access to the processor core and the device peripherals.\r
   4 In detail it defines:\r
   5  - <b>Hardware Abstraction Layer (HAL)</b> for Cortex-M processor registers with standardized  definitions for the SysTick, NVIC, System Control Block registers, MPU registers, FPU registers, and core access functions.\r
   6  - <b>System exception names</b> to interface to system exceptions without having compatibility issues.\r
   7  - <b>Methods to organize header files</b> that makes it easy to learn new Cortex-M microcontroller products and improve software portability. This includes naming conventions for device-specific interrupts.\r
   8  - <b>Methods for system initialization</b> to be used by each MCU vendor. For example, the standardized SystemInit() function is essential for configuring the clock system of the device.\r
   9  - <b>Intrinsic functions</b> used to generate CPU instructions that are not supported by standard C functions.\r
  10  - A variable to determine the <b>system clock frequency</b> which simplifies the setup the SysTick timer.\r
  11 \r
  12 \r
  13 The following sections provide details about the CMSIS-CORE:\r
  14  - \ref Using_pg describes the project setup and shows a simple program example.\r
  15  - \ref Using_TrustZone_pg "Using TrustZone&reg; for ARMv8-M" describes how to use the security extensions available in the ARMv8-M architecture.\r
  16  - \ref Templates_pg describes the files of the CMSIS-CORE in detail and explains how to adapt template files provided by ARM to silicon vendor devices.\r
  17  - \ref CORE_MISRA_Exceptions_pg describes the violations to the MISRA standard.\r
  18  - <a href="Modules.html">\b Reference </a> describe the features and functions of the \ref device_h_pg in detail.\r
  19  - <a href="Annotated.html">\b Data \b Structures </a> describe the data structures of the \ref device_h_pg in detail.\r
  20     \r
  21 <hr>\r
  22 \r
  23 CMSIS-CORE in ARM::CMSIS Pack\r
  24 -----------------------------\r
  25 \r
  26 Files relevant to CMSIS-CORE are present in the following <b>ARM::CMSIS</b> directories:\r
  27 |File/Folder                   |Content                                                                 |\r
  28 |------------------------------|------------------------------------------------------------------------|\r
  29 |\b CMSIS\\Documentation\\Core | This documentation                                                     |\r
  30 |\b CMSIS\\Include             | CMSIS-CORE header files (for example core_cm3.h, core_cmInstr.h, etc.) |\r
  31 |\b Device                     | \ref Using_ARM_pg "ARM reference implementations" of Cortex-M devices  |\r
  32 |\b Device\\\_Template_Vendor  | \ref Templates_pg for extension by silicon vendors                     |\r
  33 \r
  34 <hr>\r
  35 \r
  36 \section ref_v6-v8M Cortex-M and ARMv8-M\r
  37 \r
  38 CMSIS supports the complete range of <a href="http://www.arm.com/products/processors/cortex-m/index.php" target="_blank"><b>Cortex-M processors</b></a> (with exception of Cortex-M1) and \r
  39 the <a href="http://www.arm.com/products/processors/instruction-set-architectures/armv8-m-architecture.php" target="_blank"><b>ARMv8-M architecture</b></a> including security extensions.\r
  40 ARMv8-M introduces two profiles \b Baseline (for power and area constrained applications) and \b Mainline (full-featured with optional SIMD, floating-point, and co-processor extensions).\r
  41 Both ARMv8-M profiles are supported by CMSIS.\r
  42 \r
  43 \subsection ref_man_sec Cortex-M Reference Manuals\r
  44 \r
  45 The Cortex-M Reference Manuals are generic user guides for devices that implement the various ARM Cortex-M processors. \r
  46 These manuals contain the programmers model and detailed information about the core peripherals.\r
  47 \r
  48 - <a href="http://infocenter.arm.com/help/topic/com.arm.doc.dui0497a/DUI0497A_cortex_m0_r0p0_generic_ug.pdf" target="_blank"><b>Cortex-M0 Devices Generic User Guide</b></a> (ARMv6-M architecture)\r
  49 - <a href="http://infocenter.arm.com/help/topic/com.arm.doc.dui0662b/DUI0662B_cortex_m0p_r0p1_dgug.pdf" target="_blank"><b>Cortex-M0+ Devices Generic User Guide</b></a> (ARMv6-M architecture)\r
  50 - <a href="http://infocenter.arm.com/help/topic/com.arm.doc.dui0552a/DUI0552A_cortex_m3_dgug.pdf" target="_blank"><b>Cortex-M3 Devices Generic User Guide</b></a> (ARMv7-M architecture)\r
  51 - <a href="http://infocenter.arm.com/help/topic/com.arm.doc.dui0553a/DUI0553A_cortex_m4_dgug.pdf" target="_blank"><b>Cortex-M4 Devices Generic User Guide</b></a> (ARMv7-M architecture)\r
  52 - <a href="http://infocenter.arm.com/help/topic/com.arm.doc.dui0646a/DUI0646A_cortex_m7_dgug.pdf" target="_blank"><b>Cortex-M7 Devices Generic User Guide</b></a> (ARMv7-M architecture)\r
  53 \r
  54     \r
  55 <hr>\r
  56 \r
  57 \section tested_tools_sec Tested and Verified Toolchains\r
  58 \r
  59 The CMSIS-CORE \ref Templates_pg supplied by ARM have been tested and verified with the following toolchains:\r
  60  - ARM: MDK-ARM Version 5.16\r
  61  - GNU: GNU Tools ARM Embedded 4.9 2015.q2\r
  62  - IAR: IAR Embedded Workbench Kickstart Edition V6.10\r
  63 \r
  64 <hr>\r
  65 */\r
  66 /*=======0=========1=========2=========3=========4=========5=========6=========7=========8=========9=========0=========1====*/\r
  67 /**\r
  68 \r
  69 \page core_revisionHistory Revision History of CMSIS-CORE\r
  70 \r
  71 <table class="cmtable" summary="Core Exception Name">\r
  72     <tr>\r
  73       <th>Version</th>\r
  74       <th>Description</th>\r
  75     </tr>\r
  76     <tr>\r
  77       <td>V5.00</td>\r
  78       <td>\r
  79          Changed: license under Apache-2.0. \n\r
  80          Added: check if macro is defined before use. \n\r
  81          Corrected: function \ref SCB_DisableDCache. \n\r
  82          Corrected: macros \ref _VAL2FLD, \ref _FLD2VAL.\r
  83       </td>\r
  84     </tr>\r
  85     <tr>\r
  86       <td>V5.00 - Beta</td>\r
  87       <td>\r
  88          Renamed: cmsis_armcc_V6.h to cmsis_armclang.h.\n\r
  89          Renamed: core_*.h to lower case.\n\r
  90          Added: function \ref SCB_GetFPUType to all CMSIS cores.\n\r
  91          Added: ARMv8-M support.\r
  92        </td>\r
  93     </tr>\r
  94     <tr>\r
  95       <td>V4.30</td>\r
  96       <td>\r
  97          Corrected: DoxyGen function parameter comments.\n\r
  98          Corrected: IAR toolchain: removed for \ref NVIC_SystemReset the attribute(noreturn).\n\r
  99          Corrected: GCC toolchain: supressed irrelevant compiler warnings.\n\r
 100          Added: Support files for ARM Compiler v6 (cmsis_armcc_v6.h).\r
 101       </td>\r
 102     </tr>\r
 103     <tr>\r
 104       <td>V4.20</td>\r
 105       <td>\r
 106          Corrected: MISRA-C:2004 violations. \n   \r
 107          Corrected: predefined macro for TI CCS Compiler. \n\r
 108          Corrected: function \ref __SHADD16 in arm_math.h. \n\r
 109          Updated: cache functions for Cortex-M7. \n\r
 110          Added: macros \ref _VAL2FLD, \ref _FLD2VAL to core\_*.h. \n\r
 111          Updated: functions \ref __QASX, \ref __QSAX, \ref __SHASX, \ref __SHSAX. \n\r
 112                  Corrected: potential bug in function \ref __SHADD16.\r
 113           </td>\r
 114     </tr>\r
 115     <tr>\r
 116       <td>V4.10</td>\r
 117       <td>\r
 118          Corrected: MISRA-C:2004 violations. \n   \r
 119          Corrected: intrinsic functions \ref __DSB, \ref __DMB, \ref __ISB. \n\r
 120          Corrected: register definitions for ITCMCR register. \n\r
 121          Corrected: register definitions for \ref CONTROL_Type register. \n\r
 122          Added: functions \ref SCB_GetFPUType, \ref SCB_InvalidateDCache_by_Addr to core_cm7.h. \n\r
 123          Added: register definitions for \ref APSR_Type, \ref IPSR_Type, \ref xPSR_Type register. \n\r
 124          Added: \ref __set_BASEPRI_MAX function to core_cmFunc.h. \n\r
 125          Added: intrinsic functions \ref __RBIT, \ref __CLZ  for Cortex-M0/CortexM0+. \n\r
 126           </td>\r
 127     </tr>\r
 128     <tr>\r
 129       <td>V4.00</td>\r
 130       <td>\r
 131              Added: Cortex-M7 support.\n         \r
 132          Added: intrinsic functions for \ref __RRX, \ref __LDRBT, \ref __LDRHT, \ref __LDRT, \ref __STRBT, \ref __STRHT, and \ref __STRT  \n\r
 133           </td>\r
 134     </tr>\r
 135     <tr>\r
 136       <td>V3.40</td>\r
 137       <td>Corrected: C++ include guard settings.\n        \r
 138           </td>\r
 139     </tr>\r
 140     <tr>\r
 141       <td>V3.30</td>\r
 142       <td>Added: COSMIC tool chain support.\n\r
 143           Corrected: GCC __SMLALDX instruction intrinsic for Cortex-M4.\n\r
 144           Corrected: GCC __SMLALD instruction intrinsic for Cortex-M4.\n\r
 145           Corrected: GCC/CLang warnings.\n        \r
 146           </td>\r
 147     </tr>\r
 148     <tr>\r
 149       <td>V3.20</td>\r
 150       <td>Added: \ref __BKPT instruction intrinsic.\n\r
 151           Added: \ref __SMMLA instruction intrinsic for Cortex-M4.\n\r
 152           Corrected: \ref ITM_SendChar.\n         \r
 153           Corrected: \ref __enable_irq, \ref __disable_irq and inline assembly for GCC Compiler.\n        \r
 154           Corrected: \ref NVIC_GetPriority and VTOR_TBLOFF for Cortex-M0/M0+, SC000. \n\r
 155           Corrected: rework of in-line assembly functions to remove potential compiler warnings.\n        \r
 156       </td>\r
 157     </tr>\r
 158     <tr>\r
 159       <td>V3.01</td>\r
 160       <td>Added support for Cortex-M0+ processor. \n\r
 161           </td>\r
 162     </tr>\r
 163     <tr>\r
 164       <td>V3.00</td>\r
 165       <td>Added support for GNU GCC ARM Embedded Compiler. \n\r
 166                   Added function \ref __ROR.\n\r
 167                   Added \ref RegMap_pg for TPIU, DWT. \n\r
 168                   Added support for \ref core_config_sect "SC000 and SC300 processors".\n\r
 169                   Corrected \ref ITM_SendChar function. \n\r
 170                   Corrected the functions \ref __STREXB, \ref __STREXH, \ref __STREXW for the GNU GCC compiler section. \n\r
 171                   Documentation restructured.\r
 172           </td>\r
 173     </tr>\r
 174     <tr>\r
 175       <td>V2.10</td>\r
 176       <td>Updated documentation.\n\r
 177           Updated CMSIS core include files.\n\r
 178           Changed CMSIS/Device folder structure.\n\r
 179           Added support for Cortex-M0, Cortex-M4 w/o FPU to CMSIS DSP library.\n\r
 180           Reworked CMSIS DSP library examples.\r
 181       </td>\r
 182     </tr>\r
 183     <tr>\r
 184       <td>V2.00</td>\r
 185       <td>Added support for Cortex-M4 processor.</td>\r
 186     </tr>\r
 187     <tr>\r
 188       <td>V1.30</td>\r
 189       <td>Reworked Startup Concept.\n\r
 190           Added additional Debug Functionality.\n\r
 191           Changed folder structure.\n\r
 192           Added doxygen comments.\n\r
 193           Added definitions for bit.\r
 194       </td>\r
 195     </tr>\r
 196     <tr>\r
 197       <td>V1.01</td>\r
 198       <td>Added support for Cortex-M0 processor.</td>\r
 199     </tr>\r
 200     <tr>\r
 201       <td>V1.01</td>\r
 202       <td>Added intrinsic functions for \ref __LDREXB, \ref __LDREXH, \ref __LDREXW, \ref __STREXB, \ref __STREXH, \ref __STREXW, and \ref __CLREX</td>\r
 203     </tr>\r
 204     <tr>\r
 205       <td>V1.00</td>\r
 206       <td>Initial Release for Cortex-M3 processor.</td>\r
 207     </tr>\r
 208 </table>\r
 209 \r
 210 */\r
 211 \r
 212 \r