begriffs open source - cmsis/blob - CMSIS/Driver/Include/Driver_NAND.h

   1 /*
   2  * Copyright (c) 2013-2016 ARM Limited. All rights reserved.
   3  *
   4  * SPDX-License-Identifier: Apache-2.0
   5  *
   6  * Licensed under the Apache License, Version 2.0 (the License); you may
   7  * not use this file except in compliance with the License.
   8  * You may obtain a copy of the License at
   9  *
  10  * http://www.apache.org/licenses/LICENSE-2.0
  11  *
  12  * Unless required by applicable law or agreed to in writing, software
  13  * distributed under the License is distributed on an AS IS BASIS, WITHOUT
  14  * WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
  15  * See the License for the specific language governing permissions and
  16  * limitations under the License.
  17  *
  18  * $Date:        30. May 2014
  19  * $Revision:    V2.01
  20  *
  21  * Project:      NAND Flash Driver definitions
  22  */
  23
  24 /* History:
  25  *  Version 2.01
  26  *    Updated ARM_NAND_ECC_INFO structure and ARM_NAND_ECC_xxx definitions
  27  *  Version 2.00
  28  *    New simplified driver:
  29  *      complexity moved to upper layer (command agnostic)
  30  *    Added support for:
  31  *      NV-DDR & NV-DDR2 Interface (ONFI specification)
  32  *      VCC, VCCQ and VPP Power Supply Control
  33  *      WP (Write Protect) Control
  34  *  Version 1.11
  35  *    Changed prefix ARM_DRV -> ARM_DRIVER
  36  *  Version 1.10
  37  *    Namespace prefix ARM_ added
  38  *  Version 1.00
  39  *    Initial release
  40  */
  41
  42 #ifndef __DRIVER_NAND_H
  43 #define __DRIVER_NAND_H
  44
  45 #include "Driver_Common.h"
  46
  47 #define ARM_NAND_API_VERSION ARM_DRIVER_VERSION_MAJOR_MINOR(2,01)  /* API version */
  48
  49
  50 /****** NAND Device Power *****/
  51 #define ARM_NAND_POWER_VCC_Pos           0
  52 #define ARM_NAND_POWER_VCC_Msk          (0x07UL << ARM_NAND_POWER_VCC_Pos)
  53 #define ARM_NAND_POWER_VCC_OFF          (0x01UL << ARM_NAND_POWER_VCC_Pos)  ///< VCC Power off
  54 #define ARM_NAND_POWER_VCC_3V3          (0x02UL << ARM_NAND_POWER_VCC_Pos)  ///< VCC = 3.3V
  55 #define ARM_NAND_POWER_VCC_1V8          (0x03UL << ARM_NAND_POWER_VCC_Pos)  ///< VCC = 1.8V
  56 #define ARM_NAND_POWER_VCCQ_Pos          3
  57 #define ARM_NAND_POWER_VCCQ_Msk         (0x07UL << ARM_NAND_POWER_VCCQ_Pos)
  58 #define ARM_NAND_POWER_VCCQ_OFF         (0x01UL << ARM_NAND_POWER_VCCQ_Pos) ///< VCCQ I/O Power off
  59 #define ARM_NAND_POWER_VCCQ_3V3         (0x02UL << ARM_NAND_POWER_VCCQ_Pos) ///< VCCQ = 3.3V
  60 #define ARM_NAND_POWER_VCCQ_1V8         (0x03UL << ARM_NAND_POWER_VCCQ_Pos) ///< VCCQ = 1.8V
  61 #define ARM_NAND_POWER_VPP_OFF          (1UL << 6)                          ///< VPP off
  62 #define ARM_NAND_POWER_VPP_ON           (1Ul << 7)                          ///< VPP on
  63
  64
  65 /****** NAND Control Codes *****/
  66 #define ARM_NAND_BUS_MODE               (0x01)      ///< Set Bus Mode as specified with arg
  67 #define ARM_NAND_BUS_DATA_WIDTH         (0x02)      ///< Set Bus Data Width as specified with arg
  68 #define ARM_NAND_DRIVER_STRENGTH        (0x03)      ///< Set Driver Strength as specified with arg
  69 #define ARM_NAND_DEVICE_READY_EVENT     (0x04)      ///< Generate \ref ARM_NAND_EVENT_DEVICE_READY; arg: 0=disabled (default), 1=enabled
  70 #define ARM_NAND_DRIVER_READY_EVENT     (0x05)      ///< Generate \ref ARM_NAND_EVENT_DRIVER_READY; arg: 0=disabled (default), 1=enabled
  71
  72 /*----- NAND Bus Mode (ONFI - Open NAND Flash Interface) -----*/
  73 #define ARM_NAND_BUS_INTERFACE_Pos       4
  74 #define ARM_NAND_BUS_INTERFACE_Msk      (0x03UL << ARM_NAND_BUS_INTERFACE_Pos)
  75 #define ARM_NAND_BUS_SDR                (0x00UL << ARM_NAND_BUS_INTERFACE_Pos)    ///< Data Interface:    SDR  (Single Data Rate) - Traditional interface (default)
  76 #define ARM_NAND_BUS_DDR                (0x01UL << ARM_NAND_BUS_INTERFACE_Pos)    ///< Data Interface: NV-DDR  (Double Data Rate)
  77 #define ARM_NAND_BUS_DDR2               (0x02UL << ARM_NAND_BUS_INTERFACE_Pos)    ///< Data Interface: NV-DDR2 (Double Data Rate)
  78 #define ARM_NAND_BUS_TIMING_MODE_Pos     0
  79 #define ARM_NAND_BUS_TIMING_MODE_Msk    (0x0FUL << ARM_NAND_BUS_TIMING_MODE_Pos)
  80 #define ARM_NAND_BUS_TIMING_MODE_0      (0x00UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 0 (default)
  81 #define ARM_NAND_BUS_TIMING_MODE_1      (0x01UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 1
  82 #define ARM_NAND_BUS_TIMING_MODE_2      (0x02UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 2
  83 #define ARM_NAND_BUS_TIMING_MODE_3      (0x03UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 3
  84 #define ARM_NAND_BUS_TIMING_MODE_4      (0x04UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 4 (SDR EDO capable)
  85 #define ARM_NAND_BUS_TIMING_MODE_5      (0x05UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 5 (SDR EDO capable)
  86 #define ARM_NAND_BUS_TIMING_MODE_6      (0x06UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 6 (NV-DDR2 only)
  87 #define ARM_NAND_BUS_TIMING_MODE_7      (0x07UL << ARM_NAND_BUS_TIMING_MODE_Pos)  ///< Timing Mode 7 (NV-DDR2 only)
  88 #define ARM_NAND_BUS_DDR2_DO_WCYC_Pos    8
  89 #define ARM_NAND_BUS_DDR2_DO_WCYC_Msk   (0x0FUL << ARM_NAND_BUS_DDR2_DO_WCYC_Pos)
  90 #define ARM_NAND_BUS_DDR2_DO_WCYC_0     (0x00UL << ARM_NAND_BUS_DDR2_DO_WCYC_Pos) ///< DDR2 Data Output Warm-up cycles: 0 (default)
  91 #define ARM_NAND_BUS_DDR2_DO_WCYC_1     (0x01UL << ARM_NAND_BUS_DDR2_DO_WCYC_Pos) ///< DDR2 Data Output Warm-up cycles: 1
  92 #define ARM_NAND_BUS_DDR2_DO_WCYC_2     (0x02UL << ARM_NAND_BUS_DDR2_DO_WCYC_Pos) ///< DDR2 Data Output Warm-up cycles: 2
  93 #define ARM_NAND_BUS_DDR2_DO_WCYC_4     (0x03UL << ARM_NAND_BUS_DDR2_DO_WCYC_Pos) ///< DDR2 Data Output Warm-up cycles: 4
  94 #define ARM_NAND_BUS_DDR2_DI_WCYC_Pos    12
  95 #define ARM_NAND_BUS_DDR2_DI_WCYC_Msk   (0x0FUL << ARM_NAND_BUS_DDR2_DI_WCYC_Pos)
  96 #define ARM_NAND_BUS_DDR2_DI_WCYC_0     (0x00UL << ARM_NAND_BUS_DDR2_DI_WCYC_Pos) ///< DDR2 Data Input Warm-up cycles: 0 (default)
  97 #define ARM_NAND_BUS_DDR2_DI_WCYC_1     (0x01UL << ARM_NAND_BUS_DDR2_DI_WCYC_Pos) ///< DDR2 Data Input Warm-up cycles: 1
  98 #define ARM_NAND_BUS_DDR2_DI_WCYC_2     (0x02UL << ARM_NAND_BUS_DDR2_DI_WCYC_Pos) ///< DDR2 Data Input Warm-up cycles: 2
  99 #define ARM_NAND_BUS_DDR2_DI_WCYC_4     (0x03UL << ARM_NAND_BUS_DDR2_DI_WCYC_Pos) ///< DDR2 Data Input Warm-up cycles: 4
 100 #define ARM_NAND_BUS_DDR2_VEN           (1UL << 16)                               ///< DDR2 Enable external VREFQ as reference
 101 #define ARM_NAND_BUS_DDR2_CMPD          (1UL << 17)                               ///< DDR2 Enable complementary DQS (DQS_c) signal
 102 #define ARM_NAND_BUS_DDR2_CMPR          (1UL << 18)                               ///< DDR2 Enable complementary RE_n (RE_c) signal
 103
 104 /*----- NAND Data Bus Width -----*/
 105 #define ARM_NAND_BUS_DATA_WIDTH_8       (0x00)      ///< Bus Data Width:  8 bit (default)
 106 #define ARM_NAND_BUS_DATA_WIDTH_16      (0x01)      ///< Bus Data Width: 16 bit
 107
 108 /*----- NAND Driver Strength (ONFI - Open NAND Flash Interface) -----*/
 109 #define ARM_NAND_DRIVER_STRENGTH_18     (0x00)      ///< Driver Strength 2.0x = 18 Ohms
 110 #define ARM_NAND_DRIVER_STRENGTH_25     (0x01)      ///< Driver Strength 1.4x = 25 Ohms
 111 #define ARM_NAND_DRIVER_STRENGTH_35     (0x02)      ///< Driver Strength 1.0x = 35 Ohms (default)
 112 #define ARM_NAND_DRIVER_STRENGTH_50     (0x03)      ///< Driver Strength 0.7x = 50 Ohms
 113
 114
 115 /****** NAND ECC for Read/Write Data Mode and Sequence Execution Code *****/
 116 #define ARM_NAND_ECC_INDEX_Pos           0
 117 #define ARM_NAND_ECC_INDEX_Msk          (0xFFUL << ARM_NAND_ECC_INDEX_Pos)
 118 #define ARM_NAND_ECC(n)                 ((n) & ARM_NAND_ECC_INDEX_Msk)     ///< Select ECC
 119 #define ARM_NAND_ECC0                   (1UL << 8)                         ///< Use ECC0 of selected ECC
 120 #define ARM_NAND_ECC1                   (1UL << 9)                         ///< Use ECC1 of selected ECC
 121
 122 /****** NAND Flag for Read/Write Data Mode and Sequence Execution Code *****/
 123 #define ARM_NAND_DRIVER_DONE_EVENT      (1UL << 16) ///< Generate \ref ARM_NAND_EVENT_DRIVER_DONE
 124
 125 /****** NAND Sequence Execution Code *****/
 126 #define ARM_NAND_CODE_SEND_CMD1         (1UL << 17) ///< Send Command 1
 127 #define ARM_NAND_CODE_SEND_ADDR_COL1    (1UL << 18) ///< Send Column Address 1
 128 #define ARM_NAND_CODE_SEND_ADDR_COL2    (1UL << 19) ///< Send Column Address 2
 129 #define ARM_NAND_CODE_SEND_ADDR_ROW1    (1UL << 20) ///< Send Row Address 1
 130 #define ARM_NAND_CODE_SEND_ADDR_ROW2    (1UL << 21) ///< Send Row Address 2
 131 #define ARM_NAND_CODE_SEND_ADDR_ROW3    (1UL << 22) ///< Send Row Address 3
 132 #define ARM_NAND_CODE_INC_ADDR_ROW      (1UL << 23) ///< Auto-increment Row Address
 133 #define ARM_NAND_CODE_WRITE_DATA        (1UL << 24) ///< Write Data
 134 #define ARM_NAND_CODE_SEND_CMD2         (1UL << 25) ///< Send Command 2
 135 #define ARM_NAND_CODE_WAIT_BUSY         (1UL << 26) ///< Wait while R/Bn busy
 136 #define ARM_NAND_CODE_READ_DATA         (1UL << 27) ///< Read Data
 137 #define ARM_NAND_CODE_SEND_CMD3         (1UL << 28) ///< Send Command 3
 138 #define ARM_NAND_CODE_READ_STATUS       (1UL << 29) ///< Read Status byte and check FAIL bit (bit 0)
 139
 140 /*----- NAND Sequence Execution Code: Command -----*/
 141 #define ARM_NAND_CODE_CMD1_Pos           0
 142 #define ARM_NAND_CODE_CMD1_Msk          (0xFFUL << ARM_NAND_CODE_CMD1_Pos)
 143 #define ARM_NAND_CODE_CMD2_Pos           8
 144 #define ARM_NAND_CODE_CMD2_Msk          (0xFFUL << ARM_NAND_CODE_CMD2_Pos)
 145 #define ARM_NAND_CODE_CMD3_Pos           16
 146 #define ARM_NAND_CODE_CMD3_Msk          (0xFFUL << ARM_NAND_CODE_CMD3_Pos)
 147
 148 /*----- NAND Sequence Execution Code: Column Address -----*/
 149 #define ARM_NAND_CODE_ADDR_COL1_Pos      0
 150 #define ARM_NAND_CODE_ADDR_COL1_Msk     (0xFFUL << ARM_NAND_CODE_ADDR_COL1_Pos)
 151 #define ARM_NAND_CODE_ADDR_COL2_Pos      8
 152 #define ARM_NAND_CODE_ADDR_COL2_Msk     (0xFFUL << ARM_NAND_CODE_ADDR_COL2_Pos)
 153
 154 /*----- NAND Sequence Execution Code: Row Address -----*/
 155 #define ARM_NAND_CODE_ADDR_ROW1_Pos      0
 156 #define ARM_NAND_CODE_ADDR_ROW1_Msk     (0xFFUL << ARM_NAND_CODE_ADDR_ROW1_Pos)
 157 #define ARM_NAND_CODE_ADDR_ROW2_Pos      8
 158 #define ARM_NAND_CODE_ADDR_ROW2_Msk     (0xFFUL << ARM_NAND_CODE_ADDR_ROW2_Pos)
 159 #define ARM_NAND_CODE_ADDR_ROW3_Pos      16
 160 #define ARM_NAND_CODE_ADDR_ROW3_Msk     (0xFFUL << ARM_NAND_CODE_ADDR_ROW3_Pos)
 161
 162
 163 /****** NAND specific error codes *****/
 164 #define ARM_NAND_ERROR_ECC              (ARM_DRIVER_ERROR_SPECIFIC - 1)     ///< ECC generation/correction failed
 165
 166
 167 /**
 168 \brief NAND ECC (Error Correction Code) Information
 169 */
 170 typedef struct _ARM_NAND_ECC_INFO {
 171   uint32_t type             :  2;       ///< Type: 1=ECC0 over Data, 2=ECC0 over Data+Spare, 3=ECC0 over Data and ECC1 over Spare
 172   uint32_t page_layout      :  1;       ///< Page layout: 0=|Data0|Spare0|...|DataN-1|SpareN-1|, 1=|Data0|...|DataN-1|Spare0|...|SpareN-1|
 173   uint32_t page_count       :  3;       ///< Number of virtual pages: N = 2 ^ page_count
 174   uint32_t page_size        :  4;       ///< Virtual Page size (Data+Spare): 0=512+16, 1=1k+32, 2=2k+64, 3=4k+128, 4=8k+256, 8=512+28, 9=1k+56, 10=2k+112, 11=4k+224, 12=8k+448
 175   uint32_t reserved         : 14;       ///< Reserved (must be zero)
 176   uint32_t correctable_bits :  8;       ///< Number of correctable bits (based on 512 byte codeword size)
 177   uint16_t codeword_size [2];           ///< Number of bytes over which ECC is calculated
 178   uint16_t ecc_size      [2];           ///< ECC size in bytes (rounded up)
 179   uint16_t ecc_offset    [2];           ///< ECC offset in bytes (where ECC starts in Spare area)
 180 } ARM_NAND_ECC_INFO;
 181
 182
 183 /**
 184 \brief NAND Status
 185 */
 186 typedef struct _ARM_NAND_STATUS {
 187   uint32_t busy      : 1;               ///< Driver busy flag
 188   uint32_t ecc_error : 1;               ///< ECC error detected (cleared on next Read/WriteData or ExecuteSequence)
 189 } ARM_NAND_STATUS;
 190
 191
 192 /****** NAND Event *****/
 193 #define ARM_NAND_EVENT_DEVICE_READY     (1UL << 0)  ///< Device Ready: R/Bn rising edge
 194 #define ARM_NAND_EVENT_DRIVER_READY     (1UL << 1)  ///< Driver Ready
 195 #define ARM_NAND_EVENT_DRIVER_DONE      (1UL << 2)  ///< Driver operation done
 196 #define ARM_NAND_EVENT_ECC_ERROR        (1UL << 3)  ///< ECC could not correct data
 197
 198
 199 // Function documentation
 200 /**
 201   \fn            ARM_DRIVER_VERSION ARM_NAND_GetVersion (void)
 202   \brief         Get driver version.
 203   \return        \ref ARM_DRIVER_VERSION
 204 */
 205 /**
 206   \fn            ARM_NAND_CAPABILITIES ARM_NAND_GetCapabilities (void)
 207   \brief         Get driver capabilities.
 208   \return        \ref ARM_NAND_CAPABILITIES
 209 */
 210 /**
 211   \fn            int32_t ARM_NAND_Initialize (ARM_NAND_SignalEvent_t cb_event)
 212   \brief         Initialize the NAND Interface.
 213   \param[in]     cb_event  Pointer to \ref ARM_NAND_SignalEvent
 214   \return        \ref execution_status
 215 */
 216 /**
 217   \fn            int32_t ARM_NAND_Uninitialize (void)
 218   \brief         De-initialize the NAND Interface.
 219   \return        \ref execution_status
 220 */
 221 /**
 222   \fn            int32_t ARM_NAND_PowerControl (ARM_POWER_STATE state)
 223   \brief         Control the NAND interface power.
 224   \param[in]     state  Power state
 225   \return        \ref execution_status
 226 */
 227 /**
 228   \fn            int32_t ARM_NAND_DevicePower (uint32_t voltage)
 229   \brief         Set device power supply voltage.
 230   \param[in]     voltage  NAND Device supply voltage
 231   \return        \ref execution_status
 232 */
 233 /**
 234   \fn            int32_t ARM_NAND_WriteProtect (uint32_t dev_num, bool enable)
 235   \brief         Control WPn (Write Protect).
 236   \param[in]     dev_num  Device number
 237   \param[in]     enable
 238                 - \b false Write Protect off
 239                 - \b true  Write Protect on
 240   \return        \ref execution_status
 241 */
 242 /**
 243   \fn            int32_t ARM_NAND_ChipEnable (uint32_t dev_num, bool enable)
 244   \brief         Control CEn (Chip Enable).
 245   \param[in]     dev_num  Device number
 246   \param[in]     enable
 247                 - \b false Chip Enable off
 248                 - \b true  Chip Enable on
 249   \return        \ref execution_status
 250 */
 251 /**
 252   \fn            int32_t ARM_NAND_GetDeviceBusy (uint32_t dev_num)
 253   \brief         Get Device Busy pin state.
 254   \param[in]     dev_num  Device number
 255   \return        1=busy, 0=not busy, or error
 256 */
 257 /**
 258   \fn            int32_t ARM_NAND_SendCommand (uint32_t dev_num, uint8_t cmd)
 259   \brief         Send command to NAND device.
 260   \param[in]     dev_num  Device number
 261   \param[in]     cmd      Command
 262   \return        \ref execution_status
 263 */
 264 /**
 265   \fn            int32_t ARM_NAND_SendAddress (uint32_t dev_num, uint8_t addr)
 266   \brief         Send address to NAND device.
 267   \param[in]     dev_num  Device number
 268   \param[in]     addr     Address
 269   \return        \ref execution_status
 270 */
 271 /**
 272   \fn            int32_t ARM_NAND_ReadData (uint32_t dev_num, void *data, uint32_t cnt, uint32_t mode)
 273   \brief         Read data from NAND device.
 274   \param[in]     dev_num  Device number
 275   \param[out]    data     Pointer to buffer for data to read from NAND device
 276   \param[in]     cnt      Number of data items to read
 277   \param[in]     mode     Operation mode
 278   \return        number of data items read or \ref execution_status
 279 */
 280 /**
 281   \fn            int32_t ARM_NAND_WriteData (uint32_t dev_num, const void *data, uint32_t cnt, uint32_t mode)
 282   \brief         Write data to NAND device.
 283   \param[in]     dev_num  Device number
 284   \param[out]    data     Pointer to buffer with data to write to NAND device
 285   \param[in]     cnt      Number of data items to write
 286   \param[in]     mode     Operation mode
 287   \return        number of data items written or \ref execution_status
 288 */
 289 /**
 290   \fn            int32_t ARM_NAND_ExecuteSequence (uint32_t dev_num, uint32_t code, uint32_t cmd,
 291                                                    uint32_t addr_col, uint32_t addr_row,
 292                                                    void *data, uint32_t data_cnt,
 293                                                    uint8_t *status, uint32_t *count)
 294   \brief         Execute sequence of operations.
 295   \param[in]     dev_num  Device number
 296   \param[in]     code     Sequence code
 297   \param[in]     cmd      Command(s)
 298   \param[in]     addr_col Column address
 299   \param[in]     addr_row Row address
 300   \param[in,out] data     Pointer to data to be written or read
 301   \param[in]     data_cnt Number of data items in one iteration
 302   \param[out]    status   Pointer to status read
 303   \param[in,out] count    Number of iterations
 304   \return        \ref execution_status
 305 */
 306 /**
 307   \fn            int32_t ARM_NAND_AbortSequence (uint32_t dev_num)
 308   \brief         Abort sequence execution.
 309   \param[in]     dev_num  Device number
 310   \return        \ref execution_status
 311 */
 312 /**
 313   \fn            int32_t ARM_NAND_Control (uint32_t dev_num, uint32_t control, uint32_t arg)
 314   \brief         Control NAND Interface.
 315   \param[in]     dev_num  Device number
 316   \param[in]     control  Operation
 317   \param[in]     arg      Argument of operation
 318   \return        \ref execution_status
 319 */
 320 /**
 321   \fn            ARM_NAND_STATUS ARM_NAND_GetStatus (uint32_t dev_num)
 322   \brief         Get NAND status.
 323   \param[in]     dev_num  Device number
 324   \return        NAND status \ref ARM_NAND_STATUS
 325 */
 326 /**
 327   \fn            int32_t ARM_NAND_InquireECC (int32_t index, ARM_NAND_ECC_INFO *info)
 328   \brief         Inquire about available ECC.
 329   \param[in]     index   Device number
 330   \param[out]    info    Pointer to ECC information \ref ARM_NAND_ECC_INFO retrieved
 331   \return        \ref execution_status
 332 */
 333
 334 /**
 335   \fn            void ARM_NAND_SignalEvent (uint32_t dev_num, uint32_t event)
 336   \brief         Signal NAND event.
 337   \param[in]     dev_num  Device number
 338   \param[in]     event    Event notification mask
 339   \return        none
 340 */
 341
 342 typedef void (*ARM_NAND_SignalEvent_t) (uint32_t dev_num, uint32_t event);    ///< Pointer to \ref ARM_NAND_SignalEvent : Signal NAND Event.
 343
 344
 345 /**
 346 \brief NAND Driver Capabilities.
 347 */
 348 typedef struct _ARM_NAND_CAPABILITIES {
 349   uint32_t event_device_ready  : 1;     ///< Signal Device Ready event (R/Bn rising edge)
 350   uint32_t reentrant_operation : 1;     ///< Supports re-entrant operation (SendCommand/Address, Read/WriteData)
 351   uint32_t sequence_operation  : 1;     ///< Supports Sequence operation (ExecuteSequence, AbortSequence)
 352   uint32_t vcc                 : 1;     ///< Supports VCC Power Supply Control
 353   uint32_t vcc_1v8             : 1;     ///< Supports 1.8 VCC Power Supply
 354   uint32_t vccq                : 1;     ///< Supports VCCQ I/O Power Supply Control
 355   uint32_t vccq_1v8            : 1;     ///< Supports 1.8 VCCQ I/O Power Supply
 356   uint32_t vpp                 : 1;     ///< Supports VPP High Voltage Power Supply Control
 357   uint32_t wp                  : 1;     ///< Supports WPn (Write Protect) Control
 358   uint32_t ce_lines            : 4;     ///< Number of CEn (Chip Enable) lines: ce_lines + 1
 359   uint32_t ce_manual           : 1;     ///< Supports manual CEn (Chip Enable) Control
 360   uint32_t rb_monitor          : 1;     ///< Supports R/Bn (Ready/Busy) Monitoring
 361   uint32_t data_width_16       : 1;     ///< Supports 16-bit data
 362   uint32_t ddr                 : 1;     ///< Supports NV-DDR  Data Interface (ONFI)
 363   uint32_t ddr2                : 1;     ///< Supports NV-DDR2 Data Interface (ONFI)
 364   uint32_t sdr_timing_mode     : 3;     ///< Fastest (highest) SDR     Timing Mode supported (ONFI)
 365   uint32_t ddr_timing_mode     : 3;     ///< Fastest (highest) NV_DDR  Timing Mode supported (ONFI)
 366   uint32_t ddr2_timing_mode    : 3;     ///< Fastest (highest) NV_DDR2 Timing Mode supported (ONFI)
 367   uint32_t driver_strength_18  : 1;     ///< Supports Driver Strength 2.0x = 18 Ohms
 368   uint32_t driver_strength_25  : 1;     ///< Supports Driver Strength 1.4x = 25 Ohms
 369   uint32_t driver_strength_50  : 1;     ///< Supports Driver Strength 0.7x = 50 Ohms
 370 } ARM_NAND_CAPABILITIES;
 371
 372
 373 /**
 374 \brief Access structure of the NAND Driver.
 375 */
 376 typedef struct _ARM_DRIVER_NAND {
 377   ARM_DRIVER_VERSION    (*GetVersion)     (void);                                                             ///< Pointer to \ref ARM_NAND_GetVersion : Get driver version.
 378   ARM_NAND_CAPABILITIES (*GetCapabilities)(void);                                                             ///< Pointer to \ref ARM_NAND_GetCapabilities : Get driver capabilities.
 379   int32_t               (*Initialize)     (ARM_NAND_SignalEvent_t cb_event);                                  ///< Pointer to \ref ARM_NAND_Initialize : Initialize NAND Interface.
 380   int32_t               (*Uninitialize)   (void);                                                             ///< Pointer to \ref ARM_NAND_Uninitialize : De-initialize NAND Interface.
 381   int32_t               (*PowerControl)   (ARM_POWER_STATE state);                                            ///< Pointer to \ref ARM_NAND_PowerControl : Control NAND Interface Power.
 382   int32_t               (*DevicePower)    (uint32_t voltage);                                                 ///< Pointer to \ref ARM_NAND_DevicePower : Set device power supply voltage.
 383   int32_t               (*WriteProtect)   (uint32_t dev_num, bool enable);                                    ///< Pointer to \ref ARM_NAND_WriteProtect : Control WPn (Write Protect).
 384   int32_t               (*ChipEnable)     (uint32_t dev_num, bool enable);                                    ///< Pointer to \ref ARM_NAND_ChipEnable : Control CEn (Chip Enable).
 385   int32_t               (*GetDeviceBusy)  (uint32_t dev_num);                                                 ///< Pointer to \ref ARM_NAND_GetDeviceBusy : Get Device Busy pin state.
 386   int32_t               (*SendCommand)    (uint32_t dev_num, uint8_t cmd);                                    ///< Pointer to \ref ARM_NAND_SendCommand : Send command to NAND device.
 387   int32_t               (*SendAddress)    (uint32_t dev_num, uint8_t addr);                                   ///< Pointer to \ref ARM_NAND_SendAddress : Send address to NAND device.
 388   int32_t               (*ReadData)       (uint32_t dev_num,       void *data, uint32_t cnt, uint32_t mode);  ///< Pointer to \ref ARM_NAND_ReadData : Read data from NAND device.
 389   int32_t               (*WriteData)      (uint32_t dev_num, const void *data, uint32_t cnt, uint32_t mode);  ///< Pointer to \ref ARM_NAND_WriteData : Write data to NAND device.
 390   int32_t               (*ExecuteSequence)(uint32_t dev_num, uint32_t code, uint32_t cmd,
 391                                            uint32_t addr_col, uint32_t addr_row,
 392                                            void *data, uint32_t data_cnt,
 393                                            uint8_t *status, uint32_t *count);                                 ///< Pointer to \ref ARM_NAND_ExecuteSequence : Execute sequence of operations.
 394   int32_t               (*AbortSequence)  (uint32_t dev_num);                                                 ///< Pointer to \ref ARM_NAND_AbortSequence : Abort sequence execution.
 395   int32_t               (*Control)        (uint32_t dev_num, uint32_t control, uint32_t arg);                 ///< Pointer to \ref ARM_NAND_Control : Control NAND Interface.
 396   ARM_NAND_STATUS       (*GetStatus)      (uint32_t dev_num);                                                 ///< Pointer to \ref ARM_NAND_GetStatus : Get NAND status.
 397   int32_t               (*InquireECC)     ( int32_t index, ARM_NAND_ECC_INFO *info);                          ///< Pointer to \ref ARM_NAND_InquireECC : Inquire about available ECC.
 398 } const ARM_DRIVER_NAND;
 399
 400 #endif /* __DRIVER_NAND_H */