begriffs open source - cmsis/blob - CMSIS/CoreValidation/Tests/Cortex-M33S/GCC/CV_Config.h

   1 /*-----------------------------------------------------------------------------
   2  *      Name:         CV_Config.h
   3  *      Purpose:      CV Config header
   4  *----------------------------------------------------------------------------
   5  *      Copyright (c) 2017 ARM Limited. All rights reserved.
   6  *----------------------------------------------------------------------------*/
   7 #ifndef __CV_CONFIG_H
   8 #define __CV_CONFIG_H
   9
  10 #include "RTE_Components.h"
  11 #include CMSIS_device_header
  12
  13 #define RTE_CV_COREINSTR 1
  14 #define RTE_CV_COREFUNC  1
  15 #define RTE_CV_MPUFUNC   __MPU_PRESENT
  16
  17 #if ((defined (__ARM_ARCH_8M_MAIN__ ) && (__ARM_ARCH_8M_MAIN__ == 1)) || \
  18     (defined (__ARM_ARCH_8M_BASE__ ) && (__ARM_ARCH_8M_BASE__ == 1))    )
  19 #define ARM_ARCH_8M 1
  20 #else
  21 #define ARM_ARCH_8M 0
  22 #endif
  23
  24 //-------- <<< Use Configuration Wizard in Context Menu >>> --------------------
  25
  26 // <h> Common Test Settings
  27 // <o> Print Output Format <0=> Plain Text <1=> XML
  28 // <i> Set the test results output format to plain text or XML
  29 #ifndef PRINT_XML_REPORT
  30 #define PRINT_XML_REPORT            1
  31 #endif
  32 // <o> Buffer size for assertions results
  33 // <i> Set the buffer size for assertions results buffer
  34 #define BUFFER_ASSERTIONS           128U
  35 // </h>
  36
  37 // <h> Disable Test Cases
  38 // <i> Uncheck to disable an individual test case
  39 // <q00> TC_CoreInstr_NOP
  40 // <q01> TC_CoreInstr_REV
  41 // <q02> TC_CoreInstr_REV16
  42 // <q03> TC_CoreInstr_REVSH
  43 // <q04> TC_CoreInstr_ROR
  44 // <q05> TC_CoreInstr_RBIT
  45 // <q06> TC_CoreInstr_CLZ
  46 // <q07> TC_CoreInstr_Exclusives
  47 // <q08> TC_CoreInstr_SSAT
  48 // <q09> TC_CoreInstr_USAT
  49 //
  50 // <q10> TC_CoreFunc_EnDisIRQ
  51 // <q11> TC_CoreFunc_IRQPrio
  52 // <q12> TC_CoreFunc_EncDecIRQPrio
  53 // <q13> TC_CoreFunc_IRQVect
  54 // <q14> TC_CoreFunc_Control
  55 // <q15> TC_CoreFunc_IPSR
  56 // <q16> TC_CoreFunc_APSR
  57 // <q17> TC_CoreFunc_PSP
  58 // <q18> TC_CoreFunc_MSP
  59 // <q19> TC_CoreFunc_PSPLIM
  60 // <q20> TC_CoreFunc_PSPLIM_NS
  61 // <q21> TC_CoreFunc_MSPLIM
  62 // <q22> TC_CoreFunc_MSPLIM_NS
  63 // <q23> TC_CoreFunc_PRIMASK
  64 // <q24> TC_CoreFunc_FAULTMASK
  65 // <q25> TC_CoreFunc_BASEPRI
  66 // <q26> TC_CoreFunc_FPUType
  67 // <q27> TC_CoreFunc_FPSCR
  68 //
  69 // <q28> TC_MPU_SetClear
  70 // <q29> TC_MPU_Load
  71 #define TC_COREINSTR_NOP_EN          1
  72 #define TC_COREINSTR_REV_EN          1
  73 #define TC_COREINSTR_REV16_EN        1
  74 #define TC_COREINSTR_REVSH_EN        1
  75 #define TC_COREINSTR_ROR_EN          1
  76 #define TC_COREINSTR_RBIT_EN         1
  77 #define TC_COREINSTR_CLZ_EN          1
  78 #define TC_COREINSTR_EXCLUSIVES_EN   1
  79 #define TC_COREINSTR_SSAT_EN         1
  80 #define TC_COREINSTR_USAT_EN         1
  81
  82 #define TC_COREFUNC_ENDISIRQ_EN      1
  83 #define TC_COREFUNC_IRQPRIO_EN       1
  84 #define TC_COREFUNC_ENCDECIRQPRIO_EN 1
  85 #define TC_COREFUNC_IRQVECT_EN       1
  86 #define TC_COREFUNC_CONTROL_EN       1
  87 #define TC_COREFUNC_IPSR_EN          1
  88 #define TC_COREFUNC_APSR_EN          1
  89 #define TC_COREFUNC_PSP_EN           1
  90 #define TC_COREFUNC_MSP_EN           1
  91
  92 #define TC_COREFUNC_PSPLIM_EN        ARM_ARCH_8M
  93 #define TC_COREFUNC_PSPLIM_NS_EN     ARM_ARCH_8M
  94 #define TC_COREFUNC_MSPLIM_EN        ARM_ARCH_8M
  95 #define TC_COREFUNC_MSPLIM_NS_EN     ARM_ARCH_8M
  96 #define TC_COREFUNC_PRIMASK_EN       1
  97 #define TC_COREFUNC_FAULTMASK_EN     1
  98 #define TC_COREFUNC_BASEPRI_EN       1
  99 #define TC_COREFUNC_FPUTYPE_EN       1
 100 #define TC_COREFUNC_FPSCR_EN         1
 101
 102 #define TC_MPU_SETCLEAR_EN           1
 103 #define TC_MPU_LOAD_EN               1
 104 // </h>
 105
 106 #endif /* __CV_CONFIG_H */
 107