begriffs open source - cmsis/blob - CMSIS/Core/Include/cmsis_gcc.h

   1 /**************************************************************************//**\r
   2  * @file     cmsis_gcc.h\r
   3  * @brief    CMSIS Cortex-M Core Function/Instruction Header File\r
   4  * @version  V5.00\r
   5  * @date     02. March 2016\r
   6  ******************************************************************************/\r
   7 /*\r
   8  * Copyright (c) 2009-2016 ARM Limited. All rights reserved.\r
   9  *\r
  10  * SPDX-License-Identifier: Apache-2.0\r
  11  *\r
  12  * Licensed under the Apache License, Version 2.0 (the License); you may\r
  13  * not use this file except in compliance with the License.\r
  14  * You may obtain a copy of the License at\r
  15  *\r
  16  * http://www.apache.org/licenses/LICENSE-2.0\r
  17  *\r
  18  * Unless required by applicable law or agreed to in writing, software\r
  19  * distributed under the License is distributed on an AS IS BASIS, WITHOUT\r
  20  * WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.\r
  21  * See the License for the specific language governing permissions and\r
  22  * limitations under the License.\r
  23  */\r
  24 \r
  25 #ifndef __CMSIS_GCC_H\r
  26 #define __CMSIS_GCC_H\r
  27 \r
  28 /* ignore some GCC warnings */\r
  29 #if defined ( __GNUC__ )\r
  30 #pragma GCC diagnostic push\r
  31 #pragma GCC diagnostic ignored "-Wsign-conversion"\r
  32 #pragma GCC diagnostic ignored "-Wconversion"\r
  33 #pragma GCC diagnostic ignored "-Wunused-parameter"\r
  34 #endif\r
  35 \r
  36 \r
  37 /* ###########################  Core Function Access  ########################### */\r
  38 /** \ingroup  CMSIS_Core_FunctionInterface\r
  39     \defgroup CMSIS_Core_RegAccFunctions CMSIS Core Register Access Functions\r
  40   @{\r
  41  */\r
  42 \r
  43 /**\r
  44   \brief   Enable IRQ Interrupts\r
  45   \details Enables IRQ interrupts by clearing the I-bit in the CPSR.\r
  46            Can only be executed in Privileged modes.\r
  47  */\r
  48 __attribute__((always_inline)) __STATIC_INLINE void __enable_irq(void)\r
  49 {\r
  50   __ASM volatile ("cpsie i" : : : "memory");\r
  51 }\r
  52 \r
  53 \r
  54 /**\r
  55   \brief   Disable IRQ Interrupts\r
  56   \details Disables IRQ interrupts by setting the I-bit in the CPSR.\r
  57            Can only be executed in Privileged modes.\r
  58  */\r
  59 __attribute__((always_inline)) __STATIC_INLINE void __disable_irq(void)\r
  60 {\r
  61   __ASM volatile ("cpsid i" : : : "memory");\r
  62 }\r
  63 \r
  64 \r
  65 /**\r
  66   \brief   Get Control Register\r
  67   \details Returns the content of the Control Register.\r
  68   \return               Control Register value\r
  69  */\r
  70 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_CONTROL(void)\r
  71 {\r
  72   uint32_t result;\r
  73 \r
  74   __ASM volatile ("MRS %0, control" : "=r" (result) );\r
  75   return(result);\r
  76 }\r
  77 \r
  78 \r
  79 /**\r
  80   \brief   Set Control Register\r
  81   \details Writes the given value to the Control Register.\r
  82   \param [in]    control  Control Register value to set\r
  83  */\r
  84 __attribute__((always_inline)) __STATIC_INLINE void __set_CONTROL(uint32_t control)\r
  85 {\r
  86   __ASM volatile ("MSR control, %0" : : "r" (control) : "memory");\r
  87 }\r
  88 \r
  89 \r
  90 /**\r
  91   \brief   Get IPSR Register\r
  92   \details Returns the content of the IPSR Register.\r
  93   \return               IPSR Register value\r
  94  */\r
  95 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_IPSR(void)\r
  96 {\r
  97   uint32_t result;\r
  98 \r
  99   __ASM volatile ("MRS %0, ipsr" : "=r" (result) );\r
 100   return(result);\r
 101 }\r
 102 \r
 103 \r
 104 /**\r
 105   \brief   Get APSR Register\r
 106   \details Returns the content of the APSR Register.\r
 107   \return               APSR Register value\r
 108  */\r
 109 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_APSR(void)\r
 110 {\r
 111   uint32_t result;\r
 112 \r
 113   __ASM volatile ("MRS %0, apsr" : "=r" (result) );\r
 114   return(result);\r
 115 }\r
 116 \r
 117 \r
 118 /**\r
 119   \brief   Get xPSR Register\r
 120   \details Returns the content of the xPSR Register.\r
 121   \return               xPSR Register value\r
 122  */\r
 123 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_xPSR(void)\r
 124 {\r
 125   uint32_t result;\r
 126 \r
 127   __ASM volatile ("MRS %0, xpsr" : "=r" (result) );\r
 128   return(result);\r
 129 }\r
 130 \r
 131 \r
 132 /**\r
 133   \brief   Get Process Stack Pointer\r
 134   \details Returns the current value of the Process Stack Pointer (PSP).\r
 135   \return               PSP Register value\r
 136  */\r
 137 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_PSP(void)\r
 138 {\r
 139   register uint32_t result;\r
 140 \r
 141   __ASM volatile ("MRS %0, psp"  : "=r" (result) );\r
 142   return(result);\r
 143 }\r
 144 \r
 145 \r
 146 /**\r
 147   \brief   Set Process Stack Pointer\r
 148   \details Assigns the given value to the Process Stack Pointer (PSP).\r
 149   \param [in]    topOfProcStack  Process Stack Pointer value to set\r
 150  */\r
 151 __attribute__((always_inline)) __STATIC_INLINE void __set_PSP(uint32_t topOfProcStack)\r
 152 {\r
 153   __ASM volatile ("MSR psp, %0" : : "r" (topOfProcStack) : "sp");\r
 154 }\r
 155 \r
 156 \r
 157 /**\r
 158   \brief   Get Main Stack Pointer\r
 159   \details Returns the current value of the Main Stack Pointer (MSP).\r
 160   \return               MSP Register value\r
 161  */\r
 162 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_MSP(void)\r
 163 {\r
 164   register uint32_t result;\r
 165 \r
 166   __ASM volatile ("MRS %0, msp" : "=r" (result) );\r
 167   return(result);\r
 168 }\r
 169 \r
 170 \r
 171 /**\r
 172   \brief   Set Main Stack Pointer\r
 173   \details Assigns the given value to the Main Stack Pointer (MSP).\r
 174   \param [in]    topOfMainStack  Main Stack Pointer value to set\r
 175  */\r
 176 __attribute__((always_inline)) __STATIC_INLINE void __set_MSP(uint32_t topOfMainStack)\r
 177 {\r
 178   __ASM volatile ("MSR msp, %0" : : "r" (topOfMainStack) : "sp");\r
 179 }\r
 180 \r
 181 \r
 182 /**\r
 183   \brief   Get Priority Mask\r
 184   \details Returns the current state of the priority mask bit from the Priority Mask Register.\r
 185   \return               Priority Mask value\r
 186  */\r
 187 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_PRIMASK(void)\r
 188 {\r
 189   uint32_t result;\r
 190 \r
 191   __ASM volatile ("MRS %0, primask" : "=r" (result) );\r
 192   return(result);\r
 193 }\r
 194 \r
 195 \r
 196 /**\r
 197   \brief   Set Priority Mask\r
 198   \details Assigns the given value to the Priority Mask Register.\r
 199   \param [in]    priMask  Priority Mask\r
 200  */\r
 201 __attribute__((always_inline)) __STATIC_INLINE void __set_PRIMASK(uint32_t priMask)\r
 202 {\r
 203   __ASM volatile ("MSR primask, %0" : : "r" (priMask) : "memory");\r
 204 }\r
 205 \r
 206 \r
 207 #if (defined (__CORTEX_M) && (__CORTEX_M >= 0x03U) || (defined (__CORTEX_SC) && (__CORTEX_SC >= 300U)))\r
 208 \r
 209 /**\r
 210   \brief   Enable FIQ\r
 211   \details Enables FIQ interrupts by clearing the F-bit in the CPSR.\r
 212            Can only be executed in Privileged modes.\r
 213  */\r
 214 __attribute__((always_inline)) __STATIC_INLINE void __enable_fault_irq(void)\r
 215 {\r
 216   __ASM volatile ("cpsie f" : : : "memory");\r
 217 }\r
 218 \r
 219 \r
 220 /**\r
 221   \brief   Disable FIQ\r
 222   \details Disables FIQ interrupts by setting the F-bit in the CPSR.\r
 223            Can only be executed in Privileged modes.\r
 224  */\r
 225 __attribute__((always_inline)) __STATIC_INLINE void __disable_fault_irq(void)\r
 226 {\r
 227   __ASM volatile ("cpsid f" : : : "memory");\r
 228 }\r
 229 \r
 230 \r
 231 /**\r
 232   \brief   Get Base Priority\r
 233   \details Returns the current value of the Base Priority register.\r
 234   \return               Base Priority register value\r
 235  */\r
 236 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_BASEPRI(void)\r
 237 {\r
 238   uint32_t result;\r
 239 \r
 240   __ASM volatile ("MRS %0, basepri" : "=r" (result) );\r
 241   return(result);\r
 242 }\r
 243 \r
 244 \r
 245 /**\r
 246   \brief   Set Base Priority\r
 247   \details Assigns the given value to the Base Priority register.\r
 248   \param [in]    basePri  Base Priority value to set\r
 249  */\r
 250 __attribute__((always_inline)) __STATIC_INLINE void __set_BASEPRI(uint32_t value)\r
 251 {\r
 252   __ASM volatile ("MSR basepri, %0" : : "r" (value) : "memory");\r
 253 }\r
 254 \r
 255 \r
 256 /**\r
 257   \brief   Set Base Priority with condition\r
 258   \details Assigns the given value to the Base Priority register only if BASEPRI masking is disabled,\r
 259            or the new value increases the BASEPRI priority level.\r
 260   \param [in]    basePri  Base Priority value to set\r
 261  */\r
 262 __attribute__((always_inline)) __STATIC_INLINE void __set_BASEPRI_MAX(uint32_t value)\r
 263 {\r
 264   __ASM volatile ("MSR basepri_max, %0" : : "r" (value) : "memory");\r
 265 }\r
 266 \r
 267 \r
 268 /**\r
 269   \brief   Get Fault Mask\r
 270   \details Returns the current value of the Fault Mask register.\r
 271   \return               Fault Mask register value\r
 272  */\r
 273 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_FAULTMASK(void)\r
 274 {\r
 275   uint32_t result;\r
 276 \r
 277   __ASM volatile ("MRS %0, faultmask" : "=r" (result) );\r
 278   return(result);\r
 279 }\r
 280 \r
 281 \r
 282 /**\r
 283   \brief   Set Fault Mask\r
 284   \details Assigns the given value to the Fault Mask register.\r
 285   \param [in]    faultMask  Fault Mask value to set\r
 286  */\r
 287 __attribute__((always_inline)) __STATIC_INLINE void __set_FAULTMASK(uint32_t faultMask)\r
 288 {\r
 289   __ASM volatile ("MSR faultmask, %0" : : "r" (faultMask) : "memory");\r
 290 }\r
 291 \r
 292 #endif /* (defined (__CORTEX_M) && (__CORTEX_M >= 0x03U) || (defined (__CORTEX_SC) && (__CORTEX_SC >= 300U))) */\r
 293 \r
 294 \r
 295 #if       (defined (__CORTEX_M) && ((__CORTEX_M == 0x04U) || (__CORTEX_SC == 0x07U)))\r
 296 \r
 297 /**\r
 298   \brief   Get FPSCR\r
 299   \details Returns the current value of the Floating Point Status/Control register.\r
 300   \return               Floating Point Status/Control register value\r
 301  */\r
 302 __attribute__((always_inline)) __STATIC_INLINE uint32_t __get_FPSCR(void)\r
 303 {\r
 304 #if ((defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)) && (defined (__FPU_USED) && (__FPU_USED == 1U)))\r
 305   uint32_t result;\r
 306 \r
 307   __ASM volatile ("");                                 /* Empty asm statement works as a scheduling barrier */\r
 308   __ASM volatile ("VMRS %0, fpscr" : "=r" (result) );\r
 309   __ASM volatile ("");\r
 310   return(result);\r
 311 #else\r
 312    return(0);\r
 313 #endif\r
 314 }\r
 315 \r
 316 \r
 317 /**\r
 318   \brief   Set FPSCR\r
 319   \details Assigns the given value to the Floating Point Status/Control register.\r
 320   \param [in]    fpscr  Floating Point Status/Control value to set\r
 321  */\r
 322 __attribute__((always_inline)) __STATIC_INLINE void __set_FPSCR(uint32_t fpscr)\r
 323 {\r
 324 #if ((defined (__FPU_PRESENT) && (__FPU_PRESENT == 1U)) && (defined (__FPU_USED) && (__FPU_USED == 1U)))\r
 325   __ASM volatile ("");                                           /* Empty asm statement works as a scheduling barrier */\r
 326   __ASM volatile ("VMSR fpscr, %0" : : "r" (fpscr) : "vfpcc");\r
 327   __ASM volatile ("");\r
 328 #endif\r
 329 }\r
 330 \r
 331 #endif /* (defined (__CORTEX_M) && ((__CORTEX_M == 0x04U) || (__CORTEX_SC == 0x07U))) */\r
 332 \r
 333 \r
 334 \r
 335 /*@} end of CMSIS_Core_RegAccFunctions */\r
 336 \r
 337 \r
 338 /* ##########################  Core Instruction Access  ######################### */\r
 339 /** \defgroup CMSIS_Core_InstructionInterface CMSIS Core Instruction Interface\r
 340   Access to dedicated instructions\r
 341   @{\r
 342 */\r
 343 \r
 344 /* Define macros for porting to both thumb1 and thumb2.\r
 345  * For thumb1, use low register (r0-r7), specified by constraint "l"\r
 346  * Otherwise, use general registers, specified by constraint "r" */\r
 347 #if defined (__thumb__) && !defined (__thumb2__)\r
 348 #define __CMSIS_GCC_OUT_REG(r) "=l" (r)\r
 349 #define __CMSIS_GCC_USE_REG(r) "l" (r)\r
 350 #else\r
 351 #define __CMSIS_GCC_OUT_REG(r) "=r" (r)\r
 352 #define __CMSIS_GCC_USE_REG(r) "r" (r)\r
 353 #endif\r
 354 \r
 355 /**\r
 356   \brief   No Operation\r
 357   \details No Operation does nothing. This instruction can be used for code alignment purposes.\r
 358  */\r
 359 __attribute__((always_inline)) __STATIC_INLINE void __NOP(void)\r
 360 {\r
 361   __ASM volatile ("nop");\r
 362 }\r
 363 \r
 364 \r
 365 /**\r
 366   \brief   Wait For Interrupt\r
 367   \details Wait For Interrupt is a hint instruction that suspends execution until one of a number of events occurs.\r
 368  */\r
 369 __attribute__((always_inline)) __STATIC_INLINE void __WFI(void)\r
 370 {\r
 371   __ASM volatile ("wfi");\r
 372 }\r
 373 \r
 374 \r
 375 /**\r
 376   \brief   Wait For Event\r
 377   \details Wait For Event is a hint instruction that permits the processor to enter\r
 378            a low-power state until one of a number of events occurs.\r
 379  */\r
 380 __attribute__((always_inline)) __STATIC_INLINE void __WFE(void)\r
 381 {\r
 382   __ASM volatile ("wfe");\r
 383 }\r
 384 \r
 385 \r
 386 /**\r
 387   \brief   Send Event\r
 388   \details Send Event is a hint instruction. It causes an event to be signaled to the CPU.\r
 389  */\r
 390 __attribute__((always_inline)) __STATIC_INLINE void __SEV(void)\r
 391 {\r
 392   __ASM volatile ("sev");\r
 393 }\r
 394 \r
 395 \r
 396 /**\r
 397   \brief   Instruction Synchronization Barrier\r
 398   \details Instruction Synchronization Barrier flushes the pipeline in the processor,\r
 399            so that all instructions following the ISB are fetched from cache or memory,\r
 400            after the instruction has been completed.\r
 401  */\r
 402 __attribute__((always_inline)) __STATIC_INLINE void __ISB(void)\r
 403 {\r
 404   __ASM volatile ("isb 0xF":::"memory");\r
 405 }\r
 406 \r
 407 \r
 408 /**\r
 409   \brief   Data Synchronization Barrier\r
 410   \details Acts as a special kind of Data Memory Barrier.\r
 411            It completes when all explicit memory accesses before this instruction complete.\r
 412  */\r
 413 __attribute__((always_inline)) __STATIC_INLINE void __DSB(void)\r
 414 {\r
 415   __ASM volatile ("dsb 0xF":::"memory");\r
 416 }\r
 417 \r
 418 \r
 419 /**\r
 420   \brief   Data Memory Barrier\r
 421   \details Ensures the apparent order of the explicit memory operations before\r
 422            and after the instruction, without ensuring their completion.\r
 423  */\r
 424 __attribute__((always_inline)) __STATIC_INLINE void __DMB(void)\r
 425 {\r
 426   __ASM volatile ("dmb 0xF":::"memory");\r
 427 }\r
 428 \r
 429 \r
 430 /**\r
 431   \brief   Reverse byte order (32 bit)\r
 432   \details Reverses the byte order in integer value.\r
 433   \param [in]    value  Value to reverse\r
 434   \return               Reversed value\r
 435  */\r
 436 __attribute__((always_inline)) __STATIC_INLINE uint32_t __REV(uint32_t value)\r
 437 {\r
 438 #if (__GNUC__ > 4) || (__GNUC__ == 4 && __GNUC_MINOR__ >= 5)\r
 439   return __builtin_bswap32(value);\r
 440 #else\r
 441   uint32_t result;\r
 442 \r
 443   __ASM volatile ("rev %0, %1" : __CMSIS_GCC_OUT_REG (result) : __CMSIS_GCC_USE_REG (value) );\r
 444   return(result);\r
 445 #endif\r
 446 }\r
 447 \r
 448 \r
 449 /**\r
 450   \brief   Reverse byte order (16 bit)\r
 451   \details Reverses the byte order in two unsigned short values.\r
 452   \param [in]    value  Value to reverse\r
 453   \return               Reversed value\r
 454  */\r
 455 __attribute__((always_inline)) __STATIC_INLINE uint32_t __REV16(uint32_t value)\r
 456 {\r
 457   uint32_t result;\r
 458 \r
 459   __ASM volatile ("rev16 %0, %1" : __CMSIS_GCC_OUT_REG (result) : __CMSIS_GCC_USE_REG (value) );\r
 460   return(result);\r
 461 }\r
 462 \r
 463 \r
 464 /**\r
 465   \brief   Reverse byte order in signed short value\r
 466   \details Reverses the byte order in a signed short value with sign extension to integer.\r
 467   \param [in]    value  Value to reverse\r
 468   \return               Reversed value\r
 469  */\r
 470 __attribute__((always_inline)) __STATIC_INLINE int32_t __REVSH(int32_t value)\r
 471 {\r
 472 #if (__GNUC__ > 4) || (__GNUC__ == 4 && __GNUC_MINOR__ >= 8)\r
 473   return (short)__builtin_bswap16(value);\r
 474 #else\r
 475   int32_t result;\r
 476 \r
 477   __ASM volatile ("revsh %0, %1" : __CMSIS_GCC_OUT_REG (result) : __CMSIS_GCC_USE_REG (value) );\r
 478   return(result);\r
 479 #endif\r
 480 }\r
 481 \r
 482 \r
 483 /**\r
 484   \brief   Rotate Right in unsigned value (32 bit)\r
 485   \details Rotate Right (immediate) provides the value of the contents of a register rotated by a variable number of bits.\r
 486   \param [in]    op1  Value to rotate\r
 487   \param [in]    op2  Number of Bits to rotate\r
 488   \return               Rotated value\r
 489  */\r
 490 __attribute__((always_inline)) __STATIC_INLINE uint32_t __ROR(uint32_t op1, uint32_t op2)\r
 491 {\r
 492   return (op1 >> op2) | (op1 << (32U - op2));\r
 493 }\r
 494 \r
 495 \r
 496 /**\r
 497   \brief   Breakpoint\r
 498   \details Causes the processor to enter Debug state.\r
 499            Debug tools can use this to investigate system state when the instruction at a particular address is reached.\r
 500   \param [in]    value  is ignored by the processor.\r
 501                  If required, a debugger can use it to store additional information about the breakpoint.\r
 502  */\r
 503 #define __BKPT(value)                       __ASM volatile ("bkpt "#value)\r
 504 \r
 505 \r
 506 /**\r
 507   \brief   Reverse bit order of value\r
 508   \details Reverses the bit order of the given value.\r
 509   \param [in]    value  Value to reverse\r
 510   \return               Reversed value\r
 511  */\r
 512 __attribute__((always_inline)) __STATIC_INLINE uint32_t __RBIT(uint32_t value)\r
 513 {\r
 514   uint32_t result;\r
 515 \r
 516 #if (defined (__CORTEX_M) && (__CORTEX_M >= 0x03U) || (defined (__CORTEX_SC) && (__CORTEX_SC >= 300U)))\r
 517    __ASM volatile ("rbit %0, %1" : "=r" (result) : "r" (value) );\r
 518 #else\r
 519   int32_t s = 4 /*sizeof(v)*/ * 8 - 1; /* extra shift needed at end */\r
 520 \r
 521   result = value;                      /* r will be reversed bits of v; first get LSB of v */\r
 522   for (value >>= 1U; value; value >>= 1U)\r
 523   {\r
 524     result <<= 1U;\r
 525     result |= value & 1U;\r
 526     s--;\r
 527   }\r
 528   result <<= s;                        /* shift when v's highest bits are zero */\r
 529 #endif\r
 530   return(result);\r
 531 }\r
 532 \r
 533 \r
 534 /**\r
 535   \brief   Count leading zeros\r
 536   \details Counts the number of leading zeros of a data value.\r
 537   \param [in]  value  Value to count the leading zeros\r
 538   \return             number of leading zeros in value\r
 539  */\r
 540 #define __CLZ             __builtin_clz\r
 541 \r
 542 \r
 543 #if (defined (__CORTEX_M) && (__CORTEX_M >= 0x03U) || (defined (__CORTEX_SC) && (__CORTEX_SC >= 300U)))\r
 544 \r
 545 /**\r
 546   \brief   LDR Exclusive (8 bit)\r
 547   \details Executes a exclusive LDR instruction for 8 bit value.\r
 548   \param [in]    ptr  Pointer to data\r
 549   \return             value of type uint8_t at (*ptr)\r
 550  */\r
 551 __attribute__((always_inline)) __STATIC_INLINE uint8_t __LDREXB(volatile uint8_t *addr)\r
 552 {\r
 553     uint32_t result;\r
 554 \r
 555 #if (__GNUC__ > 4) || (__GNUC__ == 4 && __GNUC_MINOR__ >= 8)\r
 556    __ASM volatile ("ldrexb %0, %1" : "=r" (result) : "Q" (*addr) );\r
 557 #else\r
 558     /* Prior to GCC 4.8, "Q" will be expanded to [rx, #0] which is not\r
 559        accepted by assembler. So has to use following less efficient pattern.\r
 560     */\r
 561    __ASM volatile ("ldrexb %0, [%1]" : "=r" (result) : "r" (addr) : "memory" );\r
 562 #endif\r
 563    return ((uint8_t) result);    /* Add explicit type cast here */\r
 564 }\r
 565 \r
 566 \r
 567 /**\r
 568   \brief   LDR Exclusive (16 bit)\r
 569   \details Executes a exclusive LDR instruction for 16 bit values.\r
 570   \param [in]    ptr  Pointer to data\r
 571   \return        value of type uint16_t at (*ptr)\r
 572  */\r
 573 __attribute__((always_inline)) __STATIC_INLINE uint16_t __LDREXH(volatile uint16_t *addr)\r
 574 {\r
 575     uint32_t result;\r
 576 \r
 577 #if (__GNUC__ > 4) || (__GNUC__ == 4 && __GNUC_MINOR__ >= 8)\r
 578    __ASM volatile ("ldrexh %0, %1" : "=r" (result) : "Q" (*addr) );\r
 579 #else\r
 580     /* Prior to GCC 4.8, "Q" will be expanded to [rx, #0] which is not\r
 581        accepted by assembler. So has to use following less efficient pattern.\r
 582     */\r
 583    __ASM volatile ("ldrexh %0, [%1]" : "=r" (result) : "r" (addr) : "memory" );\r
 584 #endif\r
 585    return ((uint16_t) result);    /* Add explicit type cast here */\r
 586 }\r
 587 \r
 588 \r
 589 /**\r
 590   \brief   LDR Exclusive (32 bit)\r
 591   \details Executes a exclusive LDR instruction for 32 bit values.\r
 592   \param [in]    ptr  Pointer to data\r
 593   \return        value of type uint32_t at (*ptr)\r
 594  */\r
 595 __attribute__((always_inline)) __STATIC_INLINE uint32_t __LDREXW(volatile uint32_t *addr)\r
 596 {\r
 597     uint32_t result;\r
 598 \r
 599    __ASM volatile ("ldrex %0, %1" : "=r" (result) : "Q" (*addr) );\r
 600    return(result);\r
 601 }\r
 602 \r
 603 \r
 604 /**\r
 605   \brief   STR Exclusive (8 bit)\r
 606   \details Executes a exclusive STR instruction for 8 bit values.\r
 607   \param [in]  value  Value to store\r
 608   \param [in]    ptr  Pointer to location\r
 609   \return          0  Function succeeded\r
 610   \return          1  Function failed\r
 611  */\r
 612 __attribute__((always_inline)) __STATIC_INLINE uint32_t __STREXB(uint8_t value, volatile uint8_t *addr)\r
 613 {\r
 614    uint32_t result;\r
 615 \r
 616    __ASM volatile ("strexb %0, %2, %1" : "=&r" (result), "=Q" (*addr) : "r" ((uint32_t)value) );\r
 617    return(result);\r
 618 }\r
 619 \r
 620 \r
 621 /**\r
 622   \brief   STR Exclusive (16 bit)\r
 623   \details Executes a exclusive STR instruction for 16 bit values.\r
 624   \param [in]  value  Value to store\r
 625   \param [in]    ptr  Pointer to location\r
 626   \return          0  Function succeeded\r
 627   \return          1  Function failed\r
 628  */\r
 629 __attribute__((always_inline)) __STATIC_INLINE uint32_t __STREXH(uint16_t value, volatile uint16_t *addr)\r
 630 {\r
 631    uint32_t result;\r
 632 \r
 633    __ASM volatile ("strexh %0, %2, %1" : "=&r" (result), "=Q" (*addr) : "r" ((uint32_t)value) );\r
 634    return(result);\r
 635 }\r
 636 \r
 637 \r
 638 /**\r
 639   \brief   STR Exclusive (32 bit)\r
 640   \details Executes a exclusive STR instruction for 32 bit values.\r
 641   \param [in]  value  Value to store\r
 642   \param [in]    ptr  Pointer to location\r
 643   \return          0  Function succeeded\r
 644   \return          1  Function failed\r
 645  */\r
 646 __attribute__((always_inline)) __STATIC_INLINE uint32_t __STREXW(uint32_t value, volatile uint32_t *addr)\r
 647 {\r
 648    uint32_t result;\r
 649 \r
 650    __ASM volatile ("strex %0, %2, %1" : "=&r" (result), "=Q" (*addr) : "r" (value) );\r
 651    return(result);\r
 652 }\r
 653 \r
 654 \r
 655 /**\r
 656   \brief   Remove the exclusive lock\r
 657   \details Removes the exclusive lock which is created by LDREX.\r
 658  */\r
 659 __attribute__((always_inline)) __STATIC_INLINE void __CLREX(void)\r
 660 {\r
 661   __ASM volatile ("clrex" ::: "memory");\r
 662 }\r
 663 \r
 664 \r
 665 /**\r
 666   \brief   Signed Saturate\r
 667   \details Saturates a signed value.\r
 668   \param [in]  value  Value to be saturated\r
 669   \param [in]    sat  Bit position to saturate to (1..32)\r
 670   \return             Saturated value\r
 671  */\r
 672 #define __SSAT(ARG1,ARG2) \\r
 673 ({                          \\r
 674   int32_t __RES, __ARG1 = (ARG1); \\r
 675   __ASM ("ssat %0, %1, %2" : "=r" (__RES) :  "I" (ARG2), "r" (__ARG1) ); \\r
 676   __RES; \\r
 677  })\r
 678 \r
 679 \r
 680 /**\r
 681   \brief   Unsigned Saturate\r
 682   \details Saturates an unsigned value.\r
 683   \param [in]  value  Value to be saturated\r
 684   \param [in]    sat  Bit position to saturate to (0..31)\r
 685   \return             Saturated value\r
 686  */\r
 687 #define __USAT(ARG1,ARG2) \\r
 688 ({                          \\r
 689   uint32_t __RES, __ARG1 = (ARG1); \\r
 690   __ASM ("usat %0, %1, %2" : "=r" (__RES) :  "I" (ARG2), "r" (__ARG1) ); \\r
 691   __RES; \\r
 692  })\r
 693 \r
 694 \r
 695 /**\r
 696   \brief   Rotate Right with Extend (32 bit)\r
 697   \details Moves each bit of a bitstring right by one bit.\r
 698            The carry input is shifted in at the left end of the bitstring.\r
 699   \param [in]    value  Value to rotate\r
 700   \return               Rotated value\r
 701  */\r
 702 __attribute__((always_inline)) __STATIC_INLINE uint32_t __RRX(uint32_t value)\r
 703 {\r
 704   uint32_t result;\r
 705 \r
 706   __ASM volatile ("rrx %0, %1" : __CMSIS_GCC_OUT_REG (result) : __CMSIS_GCC_USE_REG (value) );\r
 707   return(result);\r
 708 }\r
 709 \r
 710 \r
 711 /**\r
 712   \brief   LDRT Unprivileged (8 bit)\r
 713   \details Executes a Unprivileged LDRT instruction for 8 bit value.\r
 714   \param [in]    ptr  Pointer to data\r
 715   \return             value of type uint8_t at (*ptr)\r
 716  */\r
 717 __attribute__((always_inline)) __STATIC_INLINE uint8_t __LDRBT(volatile uint8_t *ptr)\r
 718 {\r
 719     uint32_t result;\r
 720 \r
 721 #if (__GNUC__ > 4) || (__GNUC__ == 4 && __GNUC_MINOR__ >= 8)\r
 722    __ASM volatile ("ldrbt %0, %1" : "=r" (result) : "Q" (*ptr) );\r
 723 #else\r
 724     /* Prior to GCC 4.8, "Q" will be expanded to [rx, #0] which is not\r
 725        accepted by assembler. So has to use following less efficient pattern.\r
 726     */\r
 727    __ASM volatile ("ldrbt %0, [%1]" : "=r" (result) : "r" (ptr) : "memory" );\r
 728 #endif\r
 729    return ((uint8_t) result);    /* Add explicit type cast here */\r
 730 }\r
 731 \r
 732 \r
 733 /**\r
 734   \brief   LDRT Unprivileged (16 bit)\r
 735   \details Executes a Unprivileged LDRT instruction for 16 bit values.\r
 736   \param [in]    ptr  Pointer to data\r
 737   \return        value of type uint16_t at (*ptr)\r
 738  */\r
 739 __attribute__((always_inline)) __STATIC_INLINE uint16_t __LDRHT(volatile uint16_t *ptr)\r
 740 {\r
 741     uint32_t result;\r
 742 \r
 743 #if (__GNUC__ > 4) || (__GNUC__ == 4 && __GNUC_MINOR__ >= 8)\r
 744    __ASM volatile ("ldrht %0, %1" : "=r" (result) : "Q" (*ptr) );\r
 745 #else\r
 746     /* Prior to GCC 4.8, "Q" will be expanded to [rx, #0] which is not\r
 747        accepted by assembler. So has to use following less efficient pattern.\r
 748     */\r
 749    __ASM volatile ("ldrht %0, [%1]" : "=r" (result) : "r" (ptr) : "memory" );\r
 750 #endif\r
 751    return ((uint16_t) result);    /* Add explicit type cast here */\r
 752 }\r
 753 \r
 754 \r
 755 /**\r
 756   \brief   LDRT Unprivileged (32 bit)\r
 757   \details Executes a Unprivileged LDRT instruction for 32 bit values.\r
 758   \param [in]    ptr  Pointer to data\r
 759   \return        value of type uint32_t at (*ptr)\r
 760  */\r
 761 __attribute__((always_inline)) __STATIC_INLINE uint32_t __LDRT(volatile uint32_t *ptr)\r
 762 {\r
 763     uint32_t result;\r
 764 \r
 765    __ASM volatile ("ldrt %0, %1" : "=r" (result) : "Q" (*ptr) );\r
 766    return(result);\r
 767 }\r
 768 \r
 769 \r
 770 /**\r
 771   \brief   STRT Unprivileged (8 bit)\r
 772   \details Executes a Unprivileged STRT instruction for 8 bit values.\r
 773   \param [in]  value  Value to store\r
 774   \param [in]    ptr  Pointer to location\r
 775  */\r
 776 __attribute__((always_inline)) __STATIC_INLINE void __STRBT(uint8_t value, volatile uint8_t *ptr)\r
 777 {\r
 778    __ASM volatile ("strbt %1, %0" : "=Q" (*ptr) : "r" ((uint32_t)value) );\r
 779 }\r
 780 \r
 781 \r
 782 /**\r
 783   \brief   STRT Unprivileged (16 bit)\r
 784   \details Executes a Unprivileged STRT instruction for 16 bit values.\r
 785   \param [in]  value  Value to store\r
 786   \param [in]    ptr  Pointer to location\r
 787  */\r
 788 __attribute__((always_inline)) __STATIC_INLINE void __STRHT(uint16_t value, volatile uint16_t *ptr)\r
 789 {\r
 790    __ASM volatile ("strht %1, %0" : "=Q" (*ptr) : "r" ((uint32_t)value) );\r
 791 }\r
 792 \r
 793 \r
 794 /**\r
 795   \brief   STRT Unprivileged (32 bit)\r
 796   \details Executes a Unprivileged STRT instruction for 32 bit values.\r
 797   \param [in]  value  Value to store\r
 798   \param [in]    ptr  Pointer to location\r
 799  */\r
 800 __attribute__((always_inline)) __STATIC_INLINE void __STRT(uint32_t value, volatile uint32_t *ptr)\r
 801 {\r
 802    __ASM volatile ("strt %1, %0" : "=Q" (*ptr) : "r" (value) );\r
 803 }\r
 804 \r
 805 #endif /* (defined (__CORTEX_M) && (__CORTEX_M >= 0x03U) || (defined (__CORTEX_SC) && (__CORTEX_SC >= 300U))) */\r
 806 \r
 807 /*@}*/ /* end of group CMSIS_Core_InstructionInterface */\r
 808 \r
 809 \r
 810 /* ###################  Compiler specific Intrinsics  ########################### */\r
 811 /** \defgroup CMSIS_SIMD_intrinsics CMSIS SIMD Intrinsics\r
 812   Access to dedicated SIMD instructions\r
 813   @{\r
 814 */\r
 815 \r
 816 #if (defined (__CORTEX_M) && (__CORTEX_M >= 0x04U))  /* only for Cortex-M4 and above */\r
 817 \r
 818 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SADD8(uint32_t op1, uint32_t op2)\r
 819 {\r
 820   uint32_t result;\r
 821 \r
 822   __ASM volatile ("sadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 823   return(result);\r
 824 }\r
 825 \r
 826 __attribute__((always_inline)) __STATIC_INLINE uint32_t __QADD8(uint32_t op1, uint32_t op2)\r
 827 {\r
 828   uint32_t result;\r
 829 \r
 830   __ASM volatile ("qadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 831   return(result);\r
 832 }\r
 833 \r
 834 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SHADD8(uint32_t op1, uint32_t op2)\r
 835 {\r
 836   uint32_t result;\r
 837 \r
 838   __ASM volatile ("shadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 839   return(result);\r
 840 }\r
 841 \r
 842 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UADD8(uint32_t op1, uint32_t op2)\r
 843 {\r
 844   uint32_t result;\r
 845 \r
 846   __ASM volatile ("uadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 847   return(result);\r
 848 }\r
 849 \r
 850 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UQADD8(uint32_t op1, uint32_t op2)\r
 851 {\r
 852   uint32_t result;\r
 853 \r
 854   __ASM volatile ("uqadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 855   return(result);\r
 856 }\r
 857 \r
 858 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UHADD8(uint32_t op1, uint32_t op2)\r
 859 {\r
 860   uint32_t result;\r
 861 \r
 862   __ASM volatile ("uhadd8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 863   return(result);\r
 864 }\r
 865 \r
 866 \r
 867 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SSUB8(uint32_t op1, uint32_t op2)\r
 868 {\r
 869   uint32_t result;\r
 870 \r
 871   __ASM volatile ("ssub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 872   return(result);\r
 873 }\r
 874 \r
 875 __attribute__((always_inline)) __STATIC_INLINE uint32_t __QSUB8(uint32_t op1, uint32_t op2)\r
 876 {\r
 877   uint32_t result;\r
 878 \r
 879   __ASM volatile ("qsub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 880   return(result);\r
 881 }\r
 882 \r
 883 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SHSUB8(uint32_t op1, uint32_t op2)\r
 884 {\r
 885   uint32_t result;\r
 886 \r
 887   __ASM volatile ("shsub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 888   return(result);\r
 889 }\r
 890 \r
 891 __attribute__((always_inline)) __STATIC_INLINE uint32_t __USUB8(uint32_t op1, uint32_t op2)\r
 892 {\r
 893   uint32_t result;\r
 894 \r
 895   __ASM volatile ("usub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 896   return(result);\r
 897 }\r
 898 \r
 899 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UQSUB8(uint32_t op1, uint32_t op2)\r
 900 {\r
 901   uint32_t result;\r
 902 \r
 903   __ASM volatile ("uqsub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 904   return(result);\r
 905 }\r
 906 \r
 907 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UHSUB8(uint32_t op1, uint32_t op2)\r
 908 {\r
 909   uint32_t result;\r
 910 \r
 911   __ASM volatile ("uhsub8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 912   return(result);\r
 913 }\r
 914 \r
 915 \r
 916 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SADD16(uint32_t op1, uint32_t op2)\r
 917 {\r
 918   uint32_t result;\r
 919 \r
 920   __ASM volatile ("sadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 921   return(result);\r
 922 }\r
 923 \r
 924 __attribute__((always_inline)) __STATIC_INLINE uint32_t __QADD16(uint32_t op1, uint32_t op2)\r
 925 {\r
 926   uint32_t result;\r
 927 \r
 928   __ASM volatile ("qadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 929   return(result);\r
 930 }\r
 931 \r
 932 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SHADD16(uint32_t op1, uint32_t op2)\r
 933 {\r
 934   uint32_t result;\r
 935 \r
 936   __ASM volatile ("shadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 937   return(result);\r
 938 }\r
 939 \r
 940 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UADD16(uint32_t op1, uint32_t op2)\r
 941 {\r
 942   uint32_t result;\r
 943 \r
 944   __ASM volatile ("uadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 945   return(result);\r
 946 }\r
 947 \r
 948 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UQADD16(uint32_t op1, uint32_t op2)\r
 949 {\r
 950   uint32_t result;\r
 951 \r
 952   __ASM volatile ("uqadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 953   return(result);\r
 954 }\r
 955 \r
 956 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UHADD16(uint32_t op1, uint32_t op2)\r
 957 {\r
 958   uint32_t result;\r
 959 \r
 960   __ASM volatile ("uhadd16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 961   return(result);\r
 962 }\r
 963 \r
 964 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SSUB16(uint32_t op1, uint32_t op2)\r
 965 {\r
 966   uint32_t result;\r
 967 \r
 968   __ASM volatile ("ssub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 969   return(result);\r
 970 }\r
 971 \r
 972 __attribute__((always_inline)) __STATIC_INLINE uint32_t __QSUB16(uint32_t op1, uint32_t op2)\r
 973 {\r
 974   uint32_t result;\r
 975 \r
 976   __ASM volatile ("qsub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 977   return(result);\r
 978 }\r
 979 \r
 980 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SHSUB16(uint32_t op1, uint32_t op2)\r
 981 {\r
 982   uint32_t result;\r
 983 \r
 984   __ASM volatile ("shsub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 985   return(result);\r
 986 }\r
 987 \r
 988 __attribute__((always_inline)) __STATIC_INLINE uint32_t __USUB16(uint32_t op1, uint32_t op2)\r
 989 {\r
 990   uint32_t result;\r
 991 \r
 992   __ASM volatile ("usub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
 993   return(result);\r
 994 }\r
 995 \r
 996 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UQSUB16(uint32_t op1, uint32_t op2)\r
 997 {\r
 998   uint32_t result;\r
 999 \r
1000   __ASM volatile ("uqsub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1001   return(result);\r
1002 }\r
1003 \r
1004 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UHSUB16(uint32_t op1, uint32_t op2)\r
1005 {\r
1006   uint32_t result;\r
1007 \r
1008   __ASM volatile ("uhsub16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1009   return(result);\r
1010 }\r
1011 \r
1012 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SASX(uint32_t op1, uint32_t op2)\r
1013 {\r
1014   uint32_t result;\r
1015 \r
1016   __ASM volatile ("sasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1017   return(result);\r
1018 }\r
1019 \r
1020 __attribute__((always_inline)) __STATIC_INLINE uint32_t __QASX(uint32_t op1, uint32_t op2)\r
1021 {\r
1022   uint32_t result;\r
1023 \r
1024   __ASM volatile ("qasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1025   return(result);\r
1026 }\r
1027 \r
1028 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SHASX(uint32_t op1, uint32_t op2)\r
1029 {\r
1030   uint32_t result;\r
1031 \r
1032   __ASM volatile ("shasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1033   return(result);\r
1034 }\r
1035 \r
1036 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UASX(uint32_t op1, uint32_t op2)\r
1037 {\r
1038   uint32_t result;\r
1039 \r
1040   __ASM volatile ("uasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1041   return(result);\r
1042 }\r
1043 \r
1044 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UQASX(uint32_t op1, uint32_t op2)\r
1045 {\r
1046   uint32_t result;\r
1047 \r
1048   __ASM volatile ("uqasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1049   return(result);\r
1050 }\r
1051 \r
1052 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UHASX(uint32_t op1, uint32_t op2)\r
1053 {\r
1054   uint32_t result;\r
1055 \r
1056   __ASM volatile ("uhasx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1057   return(result);\r
1058 }\r
1059 \r
1060 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SSAX(uint32_t op1, uint32_t op2)\r
1061 {\r
1062   uint32_t result;\r
1063 \r
1064   __ASM volatile ("ssax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1065   return(result);\r
1066 }\r
1067 \r
1068 __attribute__((always_inline)) __STATIC_INLINE uint32_t __QSAX(uint32_t op1, uint32_t op2)\r
1069 {\r
1070   uint32_t result;\r
1071 \r
1072   __ASM volatile ("qsax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1073   return(result);\r
1074 }\r
1075 \r
1076 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SHSAX(uint32_t op1, uint32_t op2)\r
1077 {\r
1078   uint32_t result;\r
1079 \r
1080   __ASM volatile ("shsax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1081   return(result);\r
1082 }\r
1083 \r
1084 __attribute__((always_inline)) __STATIC_INLINE uint32_t __USAX(uint32_t op1, uint32_t op2)\r
1085 {\r
1086   uint32_t result;\r
1087 \r
1088   __ASM volatile ("usax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1089   return(result);\r
1090 }\r
1091 \r
1092 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UQSAX(uint32_t op1, uint32_t op2)\r
1093 {\r
1094   uint32_t result;\r
1095 \r
1096   __ASM volatile ("uqsax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1097   return(result);\r
1098 }\r
1099 \r
1100 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UHSAX(uint32_t op1, uint32_t op2)\r
1101 {\r
1102   uint32_t result;\r
1103 \r
1104   __ASM volatile ("uhsax %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1105   return(result);\r
1106 }\r
1107 \r
1108 __attribute__((always_inline)) __STATIC_INLINE uint32_t __USAD8(uint32_t op1, uint32_t op2)\r
1109 {\r
1110   uint32_t result;\r
1111 \r
1112   __ASM volatile ("usad8 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1113   return(result);\r
1114 }\r
1115 \r
1116 __attribute__((always_inline)) __STATIC_INLINE uint32_t __USADA8(uint32_t op1, uint32_t op2, uint32_t op3)\r
1117 {\r
1118   uint32_t result;\r
1119 \r
1120   __ASM volatile ("usada8 %0, %1, %2, %3" : "=r" (result) : "r" (op1), "r" (op2), "r" (op3) );\r
1121   return(result);\r
1122 }\r
1123 \r
1124 #define __SSAT16(ARG1,ARG2) \\r
1125 ({                          \\r
1126   int32_t __RES, __ARG1 = (ARG1); \\r
1127   __ASM ("ssat16 %0, %1, %2" : "=r" (__RES) :  "I" (ARG2), "r" (__ARG1) ); \\r
1128   __RES; \\r
1129  })\r
1130 \r
1131 #define __USAT16(ARG1,ARG2) \\r
1132 ({                          \\r
1133   uint32_t __RES, __ARG1 = (ARG1); \\r
1134   __ASM ("usat16 %0, %1, %2" : "=r" (__RES) :  "I" (ARG2), "r" (__ARG1) ); \\r
1135   __RES; \\r
1136  })\r
1137 \r
1138 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UXTB16(uint32_t op1)\r
1139 {\r
1140   uint32_t result;\r
1141 \r
1142   __ASM volatile ("uxtb16 %0, %1" : "=r" (result) : "r" (op1));\r
1143   return(result);\r
1144 }\r
1145 \r
1146 __attribute__((always_inline)) __STATIC_INLINE uint32_t __UXTAB16(uint32_t op1, uint32_t op2)\r
1147 {\r
1148   uint32_t result;\r
1149 \r
1150   __ASM volatile ("uxtab16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1151   return(result);\r
1152 }\r
1153 \r
1154 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SXTB16(uint32_t op1)\r
1155 {\r
1156   uint32_t result;\r
1157 \r
1158   __ASM volatile ("sxtb16 %0, %1" : "=r" (result) : "r" (op1));\r
1159   return(result);\r
1160 }\r
1161 \r
1162 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SXTAB16(uint32_t op1, uint32_t op2)\r
1163 {\r
1164   uint32_t result;\r
1165 \r
1166   __ASM volatile ("sxtab16 %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1167   return(result);\r
1168 }\r
1169 \r
1170 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SMUAD  (uint32_t op1, uint32_t op2)\r
1171 {\r
1172   uint32_t result;\r
1173 \r
1174   __ASM volatile ("smuad %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1175   return(result);\r
1176 }\r
1177 \r
1178 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SMUADX (uint32_t op1, uint32_t op2)\r
1179 {\r
1180   uint32_t result;\r
1181 \r
1182   __ASM volatile ("smuadx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1183   return(result);\r
1184 }\r
1185 \r
1186 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SMLAD (uint32_t op1, uint32_t op2, uint32_t op3)\r
1187 {\r
1188   uint32_t result;\r
1189 \r
1190   __ASM volatile ("smlad %0, %1, %2, %3" : "=r" (result) : "r" (op1), "r" (op2), "r" (op3) );\r
1191   return(result);\r
1192 }\r
1193 \r
1194 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SMLADX (uint32_t op1, uint32_t op2, uint32_t op3)\r
1195 {\r
1196   uint32_t result;\r
1197 \r
1198   __ASM volatile ("smladx %0, %1, %2, %3" : "=r" (result) : "r" (op1), "r" (op2), "r" (op3) );\r
1199   return(result);\r
1200 }\r
1201 \r
1202 __attribute__((always_inline)) __STATIC_INLINE uint64_t __SMLALD (uint32_t op1, uint32_t op2, uint64_t acc)\r
1203 {\r
1204   union llreg_u{\r
1205     uint32_t w32[2];\r
1206     uint64_t w64;\r
1207   } llr;\r
1208   llr.w64 = acc;\r
1209 \r
1210 #ifndef __ARMEB__   /* Little endian */\r
1211   __ASM volatile ("smlald %0, %1, %2, %3" : "=r" (llr.w32[0]), "=r" (llr.w32[1]): "r" (op1), "r" (op2) , "0" (llr.w32[0]), "1" (llr.w32[1]) );\r
1212 #else               /* Big endian */\r
1213   __ASM volatile ("smlald %0, %1, %2, %3" : "=r" (llr.w32[1]), "=r" (llr.w32[0]): "r" (op1), "r" (op2) , "0" (llr.w32[1]), "1" (llr.w32[0]) );\r
1214 #endif\r
1215 \r
1216   return(llr.w64);\r
1217 }\r
1218 \r
1219 __attribute__((always_inline)) __STATIC_INLINE uint64_t __SMLALDX (uint32_t op1, uint32_t op2, uint64_t acc)\r
1220 {\r
1221   union llreg_u{\r
1222     uint32_t w32[2];\r
1223     uint64_t w64;\r
1224   } llr;\r
1225   llr.w64 = acc;\r
1226 \r
1227 #ifndef __ARMEB__   /* Little endian */\r
1228   __ASM volatile ("smlaldx %0, %1, %2, %3" : "=r" (llr.w32[0]), "=r" (llr.w32[1]): "r" (op1), "r" (op2) , "0" (llr.w32[0]), "1" (llr.w32[1]) );\r
1229 #else               /* Big endian */\r
1230   __ASM volatile ("smlaldx %0, %1, %2, %3" : "=r" (llr.w32[1]), "=r" (llr.w32[0]): "r" (op1), "r" (op2) , "0" (llr.w32[1]), "1" (llr.w32[0]) );\r
1231 #endif\r
1232 \r
1233   return(llr.w64);\r
1234 }\r
1235 \r
1236 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SMUSD  (uint32_t op1, uint32_t op2)\r
1237 {\r
1238   uint32_t result;\r
1239 \r
1240   __ASM volatile ("smusd %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1241   return(result);\r
1242 }\r
1243 \r
1244 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SMUSDX (uint32_t op1, uint32_t op2)\r
1245 {\r
1246   uint32_t result;\r
1247 \r
1248   __ASM volatile ("smusdx %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1249   return(result);\r
1250 }\r
1251 \r
1252 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SMLSD (uint32_t op1, uint32_t op2, uint32_t op3)\r
1253 {\r
1254   uint32_t result;\r
1255 \r
1256   __ASM volatile ("smlsd %0, %1, %2, %3" : "=r" (result) : "r" (op1), "r" (op2), "r" (op3) );\r
1257   return(result);\r
1258 }\r
1259 \r
1260 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SMLSDX (uint32_t op1, uint32_t op2, uint32_t op3)\r
1261 {\r
1262   uint32_t result;\r
1263 \r
1264   __ASM volatile ("smlsdx %0, %1, %2, %3" : "=r" (result) : "r" (op1), "r" (op2), "r" (op3) );\r
1265   return(result);\r
1266 }\r
1267 \r
1268 __attribute__((always_inline)) __STATIC_INLINE uint64_t __SMLSLD (uint32_t op1, uint32_t op2, uint64_t acc)\r
1269 {\r
1270   union llreg_u{\r
1271     uint32_t w32[2];\r
1272     uint64_t w64;\r
1273   } llr;\r
1274   llr.w64 = acc;\r
1275 \r
1276 #ifndef __ARMEB__   /* Little endian */\r
1277   __ASM volatile ("smlsld %0, %1, %2, %3" : "=r" (llr.w32[0]), "=r" (llr.w32[1]): "r" (op1), "r" (op2) , "0" (llr.w32[0]), "1" (llr.w32[1]) );\r
1278 #else               /* Big endian */\r
1279   __ASM volatile ("smlsld %0, %1, %2, %3" : "=r" (llr.w32[1]), "=r" (llr.w32[0]): "r" (op1), "r" (op2) , "0" (llr.w32[1]), "1" (llr.w32[0]) );\r
1280 #endif\r
1281 \r
1282   return(llr.w64);\r
1283 }\r
1284 \r
1285 __attribute__((always_inline)) __STATIC_INLINE uint64_t __SMLSLDX (uint32_t op1, uint32_t op2, uint64_t acc)\r
1286 {\r
1287   union llreg_u{\r
1288     uint32_t w32[2];\r
1289     uint64_t w64;\r
1290   } llr;\r
1291   llr.w64 = acc;\r
1292 \r
1293 #ifndef __ARMEB__   /* Little endian */\r
1294   __ASM volatile ("smlsldx %0, %1, %2, %3" : "=r" (llr.w32[0]), "=r" (llr.w32[1]): "r" (op1), "r" (op2) , "0" (llr.w32[0]), "1" (llr.w32[1]) );\r
1295 #else               /* Big endian */\r
1296   __ASM volatile ("smlsldx %0, %1, %2, %3" : "=r" (llr.w32[1]), "=r" (llr.w32[0]): "r" (op1), "r" (op2) , "0" (llr.w32[1]), "1" (llr.w32[0]) );\r
1297 #endif\r
1298 \r
1299   return(llr.w64);\r
1300 }\r
1301 \r
1302 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SEL  (uint32_t op1, uint32_t op2)\r
1303 {\r
1304   uint32_t result;\r
1305 \r
1306   __ASM volatile ("sel %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1307   return(result);\r
1308 }\r
1309 \r
1310 __attribute__((always_inline)) __STATIC_INLINE  int32_t __QADD( int32_t op1,  int32_t op2)\r
1311 {\r
1312   int32_t result;\r
1313 \r
1314   __ASM volatile ("qadd %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1315   return(result);\r
1316 }\r
1317 \r
1318 __attribute__((always_inline)) __STATIC_INLINE  int32_t __QSUB( int32_t op1,  int32_t op2)\r
1319 {\r
1320   int32_t result;\r
1321 \r
1322   __ASM volatile ("qsub %0, %1, %2" : "=r" (result) : "r" (op1), "r" (op2) );\r
1323   return(result);\r
1324 }\r
1325 \r
1326 #define __PKHBT(ARG1,ARG2,ARG3) \\r
1327 ({                          \\r
1328   uint32_t __RES, __ARG1 = (ARG1), __ARG2 = (ARG2); \\r
1329   __ASM ("pkhbt %0, %1, %2, lsl %3" : "=r" (__RES) :  "r" (__ARG1), "r" (__ARG2), "I" (ARG3)  ); \\r
1330   __RES; \\r
1331  })\r
1332 \r
1333 #define __PKHTB(ARG1,ARG2,ARG3) \\r
1334 ({                          \\r
1335   uint32_t __RES, __ARG1 = (ARG1), __ARG2 = (ARG2); \\r
1336   if (ARG3 == 0) \\r
1337     __ASM ("pkhtb %0, %1, %2" : "=r" (__RES) :  "r" (__ARG1), "r" (__ARG2)  ); \\r
1338   else \\r
1339     __ASM ("pkhtb %0, %1, %2, asr %3" : "=r" (__RES) :  "r" (__ARG1), "r" (__ARG2), "I" (ARG3)  ); \\r
1340   __RES; \\r
1341  })\r
1342 \r
1343 __attribute__((always_inline)) __STATIC_INLINE uint32_t __SMMLA (int32_t op1, int32_t op2, int32_t op3)\r
1344 {\r
1345  int32_t result;\r
1346 \r
1347  __ASM volatile ("smmla %0, %1, %2, %3" : "=r" (result): "r"  (op1), "r" (op2), "r" (op3) );\r
1348  return(result);\r
1349 }\r
1350 \r
1351 #endif /* (defined (__CORTEX_M) && (__CORTEX_M >= 0x04U)) */\r
1352 /*@} end of group CMSIS_SIMD_intrinsics */\r
1353 \r
1354 \r
1355 #if defined ( __GNUC__ )\r
1356 #pragma GCC diagnostic pop\r
1357 #endif\r
1358 \r
1359 #endif /* __CMSIS_GCC_H */\r