Core(M): Splitted armclang compiler header for LTM and latest.
The latest compiler version provides built-ins for SIMD instructions
whereas for LTM version the assembly implementations needs to be provided.

Change-Id: I441520fd5c210e9a01580fac58d9d6c07de64219

Pack: Fixed assembly Startup component for Cortec-M1.

Change-Id: I5cb976d9e5483e210cfb5f3de500c93aefc8092f

IAR: Restructured NN examples

CMSIS-RTOS2: added documentation split for CM0-7 support only.

IAR: Ported NN examples to IAR

Arm v8-M and SC items are put under corresponding conditions in CMSIS-Core documentation

minor correction

Documentation prepared to include Cortex-M0-M7 variant only

Fixed issue #413

- Fixed copy'n'paste error from Core to Core A

Fixed typo (allways -> always).

CMSIS-Core(M): Fixed incorrect EXC_RETURN_SPSEL definition in ARMv8-M includes.
SPSEL is bit[2] with resulting mask value of 4.
Bug introduced with issue #340.

RTX5: enhanced events (Generic Wait and Thread Flags)

IAR: IAR compilation problem with __RESTRICT define (7.80)

Revert "rtos: rtx5: ARMCC5: move the variables in .bss.os section to ZI section"

This reverts commit fe408eb0d64ddb2d1480d8a47f9b766bd75f5dba.

Removed ITM integration registers.

Deleted obsolete registers from SCB_Type structure.

rtos: rtx5: ARMCC5: move the variables in .bss.os section to ZI section

The thread stacks and other large variables in rtx_lib.c were directed
to .bss.os section, which puts them to zero initialized section in GCC,
but on ARMC5 they were put to data section which consumes precious ROM.

In reality the data section compression may make this a NOP change,
but it will at least make the total result statistics now more reliable.

Effects of this PR on the output of mbed compile of one application:
--8<--8<--
> --- memory_before_bss_change.txt 2018-06-18 16:45:51.928844313 +0300
> +++ memory_after_bss_change.txt 2018-06-18 16:57:27.753532437 +0300
> @@ -5,6 +5,9 @@
>  +----------------------------------------------------------+--------+-------+-------+
>  | Module                                                   |  .text | .data |  .bss |
>  +----------------------------------------------------------+--------+-------+-------+
> @@ -366,7 +369,7 @@
>  | mbed-os/rtos/TARGET_CORTEX/rtx5/RTX/Source/rtx_kernel.o  |    801 |   164 |     0 |
> -| mbed-os/rtos/TARGET_CORTEX/rtx5/RTX/Source/rtx_lib.o     |    406 |  2117 |     0 |
> +| mbed-os/rtos/TARGET_CORTEX/rtx5/RTX/Source/rtx_lib.o     |    406 |     1 |  2116 |
>  | mbed-os/rtos/TARGET_CORTEX/rtx5/RTX/Source/rtx_memory.o  |    260 |     0 |     0 |
> @@ -412,9 +415,9 @@
> -| Subtotals                                                | 163559 |  3380 | 15168 |
> +| Subtotals                                                | 163559 |  1264 | 17284 |
>  +----------------------------------------------------------+--------+-------+-------+
>  Total Static RAM memory (data + bss): 18548 bytes
> -Total Flash memory (text + data): 166939 bytes
> +Total Flash memory (text + data): 164823 bytes

Core(M): Fixed MPUPv7 macro ARM_MPU_RASR_EX.
Added missing SubregionDisable, Size and Enable bits.

Change-Id: I770ef38b2aa30085fc2bb4238571f0991f2e6ac3

RTX5: enhanced KernelInfoRetrieved event

RTX5: corrections in documentation for generated events

corrected CMSIS versions

RTX5: minor typo correction in documentation

Added Cortex-M35P to documentation.

RTX5: Updated RTX generated events (reorganized components) and Event Recorder configuration

Added Cortex-M35P device Support.

Changed 'Serial Viewer Output' to 'Serial Wire Output'

Didn't find any reference to 'Serial Viewer Output' on any ARM page. Therefore I assume that the correct expression is 'Serial Wire Output'.

Corrected documentation for REVSH -> int16_t __REVSH(int16_t value);

Version bump on develop after release.

Change-Id: I807e1c2475ae5e64b337988475e69bf723c01746

Fixup's during release merge.

Change-Id: I8e71c2cebd80cadb3aa99ab55b4686da8cb8e0e6

typo fixed

CMSIS-Core(M) documentation: __NO_EMBEDDED_ASM clarified

Core(M): Fixed ARM_MPU_RBAR macro for Armv8 MPU.

Change-Id: I438348274375daf5a1581dd6e596ffac0e805085

Updated version histories in preparation for release 5.4.0.

Change-Id: I4b47d7e0e267d727687ebd8acba5274ec492b2df

Added osDelay to the list of functions that can be used with osWaitForever

Doxygen: Added cross-reference from RTX5 hardware requirements to CMSIS-Core(A) IRQ Controller API.

Change-Id: Idfd75a33b2c60bfaa6d91877fdd44b7a092f7f35

CoreValidation: Added test cases for unaligned half-word and word access macro functions.

Change-Id: I48d79209cf8a905812ed5a20dd0ac1aa438c5125

Core(M): Enhanced MPUv7 API with value definitions for memory access attribution.

Change-Id: I441f209599a1ecc6636fdff9d6b5a232f0b3b4c2

Added Auxiliary Control Register to core_cm1.h.

corrected comments.

Doxygen: Removed todo's from CAN Driver documentation.
It seems those have been reflected in the meanwhile.

Change-Id: I3f6a701916249c3fb5189bf170785c906cc10652

Added beta ARMCM1 support.

CoreValidation: Fixed AC6 compiler flags for Cortex-M23/M33 tests.
- The bootloader image must set the correct entry point.
- The test image must not overwrite the bootloader reset section.

Change-Id: Id4f71a5b10c9a377dfd2c41096e6abd8efe5db96

CoreValidation: Fixed compiler flags for Cortex-M33 GCC tests.

Change-Id: Id4f71a5b10c9a377dfd2c41096e6abd8efe5db96

Updated GCC non-secure examples.

Updated C-Startup files.

Updated GCC linker description files.

Updated CoreValidation examples.

Updated DSP examples.

Updated RTOS2 examples.

Generic ARM Device

Merge branch 'develop' of https://github.com/ARM-software/CMSIS_5 into develop

Utilities: Updated SVDConf V3.3.21 and PackChk V1.3.69 for Win32 and Linux

Update pack description

DoxyGen: Rework RTX migration guide kernel startup procedure. (Issue #390)

Change-Id: I8c8947ed844236c40c6a0249460c1b756084b05c

DoxyGen: Fixed typo in RTX5 specific size calculation macros.

Change-Id: I71e91142257a5625b367725ef52e13e721ff76e5

Core(M): Fixed typos for Armv8-M
 - RBAR field is called BASE not ADDR

Change-Id: I8b9343d50b22b1adcf2f683802e3c0f87225d716

Pack: Restructured PDSC to keep original repository structure.
 - CMSIS/Core/Include instead of CMSIS/Include
 - CMSIS/DSP instead of CMSIS/DSP_Lib
The former folders are kept as duplicates within the pack to assure
backward compatibility for users relying on the folder structure.

Change-Id: I4a3ec9e2d40b668a0090d093745653ffd93ff501

Core(M): Fixed typos. (Issues #340)
- EXC_INTEGRITY_SIGNATURE define that was added in 711825c.
- Changed comment from Offse:t to Offset: added in f4991b1.

Change-Id: I6a6f6e02c2e4371281d97cedd4cb2d5a5ea09394

CoreValidation: Fixed Cortex-A targets.

Change-Id: Idc3f970710c2c7ec6c26460327e8b9d24129289e

make access to CP register volatile so it doesn't get optimised out

Updated CMSIS core functions.

Corrected Cortex-M23 IAR core validation test.

Added SIMD tests for Cortex-M devices.
Reworked core function tests for Cortex-M devices.
Reworked core instruction tests for Cortex-M devices.

RTX5: enhanced events EvrRtxSemaphoreAcquired/EvrRtxSemaphoreReleased (added available tokens)

RTX5: enhanced event EvrRtxThreadCreated (added name)

RTOS2: Updated API V2.1.3
- Additional functions allowed to be called from Interrupt Service Routines: osThreadGetId

RTX5 (Documentation): Hardware requirements for Cortex-A systems added

Updated TPI_Type definitions according TRMs and Architecture reference manuals.

CMSIS-Core(M) added Integrity Signature + FNC_RETURN (completes request under issue #340)

Definition of TPI_Type now matches the "Arm Cortex-M33 Processor  Technical Reference Manual r0p4".
This solves issue #243

CMSIS-Core(M): Added defines for EXC_RETURN values (Issue #340)

Fixed broken document links (SDCMSIS-781)

Updated CMSIS pack version and RTX5 release notes

RTX5: updated release notes

CMSIS RTOS2: updated osDelayUntil longest delay limited (2^31-1)

Revert "Return values updated."

Change-Id: I8b4acd5430f959841ed000cb47e88c30e75a0ca2

RTX5: minor change in events (name consistency)

Fixed broken links.

Adapted documentation to the new RTX_Config.h file. New screenshots added.

Doxygen: Fixed references from mq_size to mq_mem in osMessageQueueAttr_t description.

Change-Id: Ic40ea063babd95156faad8d5f232d1e577b52839

Doxygen: Aligned revision history tables for all components.

Change-Id: Ibefd727e2f919efa04db925e89292d1129b0d6ef

CoreValidation: Fixed stack configuration during TC_CoreFunc_Control.
The test case implementation switches temporarily from MSP to PSP. Without
setting the PSP correctly any stack usage while SPSEL is set to 1 (PSP)
can corrupt the system.

Change-Id: Iac6ac444fed65b71c30a6bf2054ac389518bf48a

CoreValidation: Enhanced result creation to modify actual result if the test report is invalid/incomplete.

Change-Id: I3a6eda03cff9e6de3a92cb04b56575429867468c

CoreValidation: Added HardFault_Handler to instantly exit the test run.
This prevents the model from continue running until the max cycle count is reached.

Change-Id: Ie2c2e7943d6612db42e0bf64e3bc48a434ae827e

Remove `register` keyword from public headers

In C++17 `register` keyword was removed. Current gcc 8.1.0 produces
following warning if `-std=c++17` flag is used:

warning: ISO C++17 does not allow 'register' storage class specifier
[-Wregister]

GCC almost completely ignores `register` keyword, with rare exception of
`-O0` when additional copy from/to stack may be generated.

For simplicity of the codebase it is better to just remove this
problematic keyword where it is not strictly required.

See: http://en.cppreference.com/w/cpp/language/storage_duration

Closes issue #345

RTX5: added support for Event Recorder initialization and filter setup (RTOS can also be used as Event Recorder Time Stamp)

CoreValidation: Fixed/enhanced test cases.
- TC_CoreFunc_IRQVect needs to place ram vector table 512-byte aligned due to a limitation on Cortex-M23 FVP.
- TC_CoreFunc_FPUType preprocessor switch __FPU_PRESENT was not evaluated properly.
- TC_CoreFunc_FPSCR now ensures RAZ/WI behaviour if FPU not used/available.

Change-Id: Ic37c84c3c09c37742af8042b9b2383aacda86636

Core(M): Added compatibility implementations for FPSCR access for Armv6-M and Armv8-MBL.
Accesses to FPSCR are RAZ/WI on architectures/implementations without FPU. This allow portable implementations.

Change-Id: Ic7a96c9252319a3bf7980a008f50679a5177203c

CoreValidation: Fixed compilation error for GCC.
Using ~v within the ASSERT_TRUE macro leads to an "comparison of promoted ~unsigned with unsigned" warning.
On Cortex-M this finally fails with an error.

Change-Id: I73bf7cb866d9fe80b59714a7cbfe589fef0e45c9

CoreValidation: Fixed/enhanced core and intrinsic function tests.
- Added: NVIC IRQ priority configuration.
- Added: NVIC IRQ priority encode/decode.
- Added: NVIC IRQ vector relocation.
- Fixed: MSP access functions.
- Added: FPU type query function.
- Added: Exclusive sequence intrinsic functions, i.e. LDREX*, STREX*, CLREX.

Change-Id: I0afb83aa6e21ec16dd38f06689070a5a35eecdb1

Core(M): Added compatibility functions for priority grouping on Armv6-M and Armv8-MBL.
Both architectures do not have a (configurable) priority grouping, aka non-preemptive subpriorities.
For portability across architectures compatibility functions have been added.

Change-Id: I6201c101add7e0dcd641952ad2959fd3dcb21058

Core(A): Fixed GIC_SetPendingIRQ to raise interrupt only once.
The former implementation led to the interrupt being raised twice.

Change-Id: Ib0535679b5614482589e563a5b7b54e6a208f131

Core(M): Added backward compatible definitions for setting NMI pending in SCB ICSR register. (Issue #334)

Change-Id: Ifc09fd3f6945707b3fa60efb0adebb4ed2c649c1

'attr' documentation improved (with defaults)

corrected 'null-terminated string' comment

Return values updated.

Return values updated.

Return values updated.

Return values updated.

Return values updated.