Core(M): Changed USAT intrinsic to work on signed input values.

CoreValidation: Fixed compiler and MISRA warnings.

Added missing startup files for IAR to ARMCM23 and ARMCM33 devices in PDSC.

CoreValidation: Initial contribution of a test suite for validating CMSIS-Core.

Core: Fixed minor compiler and MISRA warnings.

Fixed documentation after Core(A) refactoring.

Core(A): Fixed compiler header for GCC.

Core(A): Updated version information and history.

Core(A): Refactored all Coprocessor 15 related core functions into a common header file.

Core(A): Fixed various compiler intrinsics.

Core(A): Added __SSAT and __USAT intrinsics like for Core(M).

Core(M): Added new IAR compiler header, not yet used.

Core(M): Fixed MPU RBAR register define ADDR to BASE.

Core(M): Fixed indention in mpu_armv7.h

RTX: added variant for Infineon XMC4 series affected by PMU_CM.001 errata

Core(M): Fixed mpu_armv8.h region declaration, fields of MPU tables are not volatile (IOM).

Core(M): Substituted assembly implementation for get/set FPSCR intrinsic on AC6 with builtin functions.

CMSIS-RTOS2: Added example for memory pool usage.

Core(M): Added ARMv6-M compatibility functions for __SSAT and __USAT.

Core(M): Fixed function prototypes in compiler headers.

RTX5: Added example for using message queues.

Core: Fixed documentation __SSAT function signature.

Added a default memory layout description for Cortex-A devices. (Issue #233)

Further MISRA-C Rule 10.6 fix up: Unsigned constant values with U suffix, uppercase instead of lowercase. (Issue #227)

Global MISRA-C Rule 10.6 fix up: Unsigned constant values with U suffix, uppercase instead of lowercase. (Issue #227)

RTX5: Corrected SysTick and SVC Interrupt Priority for Cortex-M.

CMSIS-Core(M): Fixed ARMv7 MPU Function for loading MPU tables.

Previously loading more table rows at once than available alias registers led to data copied beyond the actual available MPU registers. Now multiple copy steps are preformed if necessary.

CMSIS-Core(M): Added ARMv8-M MPU Functions for Cortex-M23/M33.

CMSIS-Core(A): Fixed GCC and ArmClang __FPU_ENABLE implementations to adhere to TARGET_FEATURE_EXTENSION_REGISTER_COUNT correctly.

Added startup file and linker script for GCC targeting ARMCA9.

The linker script is marked at "other" in PDSC because it needs to be preprocessed by the GNU preprocessor. Marking it as "linkerScript" instead would directly add it to the linker command line which does not work.

Bump pack version to post-release 5.1.1-dev0 for development.

Fixed revision histories for release 5.1.0.

MPU_Enable function description enhanced

CMSIS-Core(A): Updated cmsis_gcc.h

Bump all versions and change histories for CMSIS 5.1.0 release.

CMSIS-Core(M): Added MPU CTRL register defines to MPU section in documentation.

CMSIS-Core(A): Changed byte access into word access in remaining GIC functions

Documentation clean up

CMSIS-RTOS2: Updated TrustZone Examples startup code to set MSPLIM correctly.

In order to allow MSPLIM to be set at the beginning of the reset handler one need to provide __user_setup_stackheap instead of deprecated __user_initial_stackheap. The latter one temporarily reconfigures the stack pointer which leads to a STKOF usage fault.

CMSIS-Core(A):
Updated os_tick_gtim for FVP Cortex-A7 support
Updated system and startup files to reflect IRQ controller changes
Added "Fixed Virtual Platform" board

CMSIS-Core(A): Changed byte access into word access in GIC_SetPendingIRQ and GIC_ClearPendingIRQ functions for FVP compliance.

CMSIS-Core(M): Fixed ARM MPU implementation for Cortex-M0+.

Cortex-M0+ does not have a dedicated memory fault and used hard fault instead.

CMSIS-Core(M): Fixed MPU documentation after prefix addition.

CMSIS-Core(M): Prefixed all MPU functions with ARM_ to prevent name clashes with existing vendor abstractions.

CMSIS-Core(A): Added register correlation between CMSIS and TRMs.

CMSIS-Core(A): Core Register documentation.

CMSIS-Core(A): Removed duplicate RESERVED members.

CMSIS-Core(A): Enhanced register abstraction and documentation.

CMSIS-Core(M): Fixed typos and formatting in MPU functions.

Added OS Tick component for Cortex-A7: Generic Physical Timer

CMSIS-Core(A): Rework documentation.

CMSIS-Driver: Minor fixes and example enhancements.

- Changed **Text** to <b>Text</b> to be displayed correctly in HTML.
- Added driver usage example for I2C Slave mode.

CMSIS-Core(M): Fix up MPU implementation.

- Prefixed defines with ARM_ to prevent name clashes with ST HAL.
- Modified implementation to be C89 conformant.
- Substituted restrict keyword with compiler specific define.

Fixed LINT comments.

CMSIS-Core(M): Initial contribution for generic MPU functions.

Documentation: Added CMSIS-Zone to overview page.

CMSIS-RTOS2: Enhanced RTX5 documentation with references to required IRQ and OS Tick components.

CMSIS-RTOS2: Enhanced documentation of Thread Flags with usage example explaining return value behaviour.

Modified LINT comments to use C-style instead of C++-style in order to be C89 compliant.

CMSIS-Core(M): Fixed SYSTICK example with missing volatile definition.

CMSIS-Core(A): Initial contribution of GCC compiler header.

CMSIS-Core(A): Updated documentation

Aligned GIC examples in documentation

GIC priority grouping handling corrected

CMSIS-Core(A): Enhanced documentation for new IRQ API.

- Added exception and interrupt introduction.
- Fixed core/peripheral configuration defines.

CMCIS-Core(A): Fixed some typos.

Correct gcc version check for __builtin_arm_[gs]et_fpscr builtins

The fix is now in the gcc-7 branch, and will be definitly
be included with 7.2

https://github.com/gcc-mirror/gcc/commits/gcc-7-branch/gcc/config/arm/arm-builtins.c

OS Tick Private Timer updated (it now uses IRQ Controller API)

Added IRQ Controller API, implementation using ARM GIC and basic documentation

Updated GIC and Private Timer access functions

Doxygen Core(A): Fixed warnings regarding ambiguous grouping.

Fix wrong comment in SCB about MVFR2 register

Fixed compilation errors

OS Tick: added Private Timer implementation

CMSIS-RTOS2: Enhanced semaphore documentation with producer/consumer example.

CMSIS-RTOS2: Enhanced documentation.
- Removed weak from OS Tick API examples.
- Added supported/tested toolchains to technical data page.

RTX5: updated revision history

OS Tick: updated documentation (typo correction)

RTOS2: Enhanced documentation with details about new OS Tick API.

RTOS2: Enhanced osDelayUntil and osKernelGetTickCount with tick overflow handling.

RTOS2: Enhanced RTX configuration documentation (SDCMSIS-607).

Updated description of OS Tick API

RTX5: updated to use OS Tick API

CMSIS Device: Added OS Tick API

CMSIS-Core: #203 compiler macro for packed union

RTOS2: Updated API V2.1.1
- Additional functions allowed to be called from Interrupt Service Routines: osKernelGetTickCount, osKernelGetTickFreq
- Changed Kernel Tick type to uint32_t, updated: osKernelGetTickCount, osDelayUntil

Fixed read/write permissions of Core_A Private Timer registers

RTX5: Corrected MessageQueue to use actual message length (before padding).

CMSIS-RTOS2: Fixed example for osThreadGetName, added missing id parameter. SDCMSIS-667

CMSIS-RTOS2: Enhanced mutex flag documentation and added examples. Issue #200

Added GIC set/clear SGI pending flags handling
Fixed GICDistributor struct
Fixed preprocessor checks in GCC version of irq_ca.S

CMSIS-Core(A): Fixed references in documentation.

CMSIS-Core(A): Enhanced documentation for cache access maintenance.

Doxygen:
- Fixed bold markup in some CMSIS-Drivers.
- Fixed and enhanced CMSIS-Core(A) function descriptions.

Updated images for a better understanding (coloring secure/non-secure).

CMSIS Core(A): Added documentation to Cortex-A GIC functions.

Fixed typos.

CMSIS-Core: Fixed possible compiler/misra warnings on IAR CLZ workaround.

CMSIS/RTOSv2 Tick-less Low-Power Operation documentation.
- Using __WFE (instead of __WFI) in the example.
- Added link to application note about low power operations.

CMSIS-Core: Changed IAR __CLZ workaround to respect a new guard signaling availability of __CLZ in future versions.