begriffs open source - freertos/blob - 20100923-V6.1.0-RC2/Demo/Common/drivers/LuminaryMicro/hw_nvic.h

   1 //*****************************************************************************\r
   2 //\r
   3 // hw_nvic.h - Macros used when accessing the NVIC hardware.\r
   4 //\r
   5 // Copyright (c) 2005-2008 Luminary Micro, Inc.  All rights reserved.\r
   6 // \r
   7 // Software License Agreement\r
   8 // \r
   9 // Luminary Micro, Inc. (LMI) is supplying this software for use solely and\r
  10 // exclusively on LMI's microcontroller products.\r
  11 // \r
  12 // The software is owned by LMI and/or its suppliers, and is protected under\r
  13 // applicable copyright laws.  All rights are reserved.  You may not combine\r
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  18 // \r
  19 // THIS SOFTWARE IS PROVIDED "AS IS".  NO WARRANTIES, WHETHER EXPRESS, IMPLIED\r
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  24 // \r
  25 // This is part of revision 2523 of the Stellaris Peripheral Driver Library.\r
  26 //\r
  27 //*****************************************************************************\r
  28 \r
  29 #ifndef __HW_NVIC_H__\r
  30 #define __HW_NVIC_H__\r
  31 \r
  32 //*****************************************************************************\r
  33 //\r
  34 // The following are defines for the NVIC register addresses.\r
  35 //\r
  36 //*****************************************************************************\r
  37 #define NVIC_INT_TYPE           0xE000E004  // Interrupt Controller Type Reg.\r
  38 #define NVIC_ST_CTRL            0xE000E010  // SysTick Control and Status Reg.\r
  39 #define NVIC_ST_RELOAD          0xE000E014  // SysTick Reload Value Register\r
  40 #define NVIC_ST_CURRENT         0xE000E018  // SysTick Current Value Register\r
  41 #define NVIC_ST_CAL             0xE000E01C  // SysTick Calibration Value Reg.\r
  42 #define NVIC_EN0                0xE000E100  // IRQ 0 to 31 Set Enable Register\r
  43 #define NVIC_EN1                0xE000E104  // IRQ 32 to 63 Set Enable Register\r
  44 #define NVIC_DIS0               0xE000E180  // IRQ 0 to 31 Clear Enable Reg.\r
  45 #define NVIC_DIS1               0xE000E184  // IRQ 32 to 63 Clear Enable Reg.\r
  46 #define NVIC_PEND0              0xE000E200  // IRQ 0 to 31 Set Pending Register\r
  47 #define NVIC_PEND1              0xE000E204  // IRQ 32 to 63 Set Pending Reg.\r
  48 #define NVIC_UNPEND0            0xE000E280  // IRQ 0 to 31 Clear Pending Reg.\r
  49 #define NVIC_UNPEND1            0xE000E284  // IRQ 32 to 63 Clear Pending Reg.\r
  50 #define NVIC_ACTIVE0            0xE000E300  // IRQ 0 to 31 Active Register\r
  51 #define NVIC_ACTIVE1            0xE000E304  // IRQ 32 to 63 Active Register\r
  52 #define NVIC_PRI0               0xE000E400  // IRQ 0 to 3 Priority Register\r
  53 #define NVIC_PRI1               0xE000E404  // IRQ 4 to 7 Priority Register\r
  54 #define NVIC_PRI2               0xE000E408  // IRQ 8 to 11 Priority Register\r
  55 #define NVIC_PRI3               0xE000E40C  // IRQ 12 to 15 Priority Register\r
  56 #define NVIC_PRI4               0xE000E410  // IRQ 16 to 19 Priority Register\r
  57 #define NVIC_PRI5               0xE000E414  // IRQ 20 to 23 Priority Register\r
  58 #define NVIC_PRI6               0xE000E418  // IRQ 24 to 27 Priority Register\r
  59 #define NVIC_PRI7               0xE000E41C  // IRQ 28 to 31 Priority Register\r
  60 #define NVIC_PRI8               0xE000E420  // IRQ 32 to 35 Priority Register\r
  61 #define NVIC_PRI9               0xE000E424  // IRQ 36 to 39 Priority Register\r
  62 #define NVIC_PRI10              0xE000E428  // IRQ 40 to 43 Priority Register\r
  63 #define NVIC_PRI11              0xE000E42C  // IRQ 44 to 47 Priority Register\r
  64 #define NVIC_CPUID              0xE000ED00  // CPUID Base Register\r
  65 #define NVIC_INT_CTRL           0xE000ED04  // Interrupt Control State Register\r
  66 #define NVIC_VTABLE             0xE000ED08  // Vector Table Offset Register\r
  67 #define NVIC_APINT              0xE000ED0C  // App. Int & Reset Control Reg.\r
  68 #define NVIC_SYS_CTRL           0xE000ED10  // System Control Register\r
  69 #define NVIC_CFG_CTRL           0xE000ED14  // Configuration Control Register\r
  70 #define NVIC_SYS_PRI1           0xE000ED18  // Sys. Handlers 4 to 7 Priority\r
  71 #define NVIC_SYS_PRI2           0xE000ED1C  // Sys. Handlers 8 to 11 Priority\r
  72 #define NVIC_SYS_PRI3           0xE000ED20  // Sys. Handlers 12 to 15 Priority\r
  73 #define NVIC_SYS_HND_CTRL       0xE000ED24  // System Handler Control and State\r
  74 #define NVIC_FAULT_STAT         0xE000ED28  // Configurable Fault Status Reg.\r
  75 #define NVIC_HFAULT_STAT        0xE000ED2C  // Hard Fault Status Register\r
  76 #define NVIC_DEBUG_STAT         0xE000ED30  // Debug Status Register\r
  77 #define NVIC_MM_ADDR            0xE000ED34  // Mem Manage Address Register\r
  78 #define NVIC_FAULT_ADDR         0xE000ED38  // Bus Fault Address Register\r
  79 #define NVIC_MPU_TYPE           0xE000ED90  // MPU Type Register\r
  80 #define NVIC_MPU_CTRL           0xE000ED94  // MPU Control Register\r
  81 #define NVIC_MPU_NUMBER         0xE000ED98  // MPU Region Number Register\r
  82 #define NVIC_MPU_BASE           0xE000ED9C  // MPU Region Base Address Register\r
  83 #define NVIC_MPU_ATTR           0xE000EDA0  // MPU Region Attribute & Size Reg.\r
  84 #define NVIC_DBG_CTRL           0xE000EDF0  // Debug Control and Status Reg.\r
  85 #define NVIC_DBG_XFER           0xE000EDF4  // Debug Core Reg. Transfer Select\r
  86 #define NVIC_DBG_DATA           0xE000EDF8  // Debug Core Register Data\r
  87 #define NVIC_DBG_INT            0xE000EDFC  // Debug Reset Interrupt Control\r
  88 #define NVIC_SW_TRIG            0xE000EF00  // Software Trigger Interrupt Reg.\r
  89 \r
  90 //*****************************************************************************\r
  91 //\r
  92 // The following are defines for the bit fields in the NVIC_INT_TYPE register.\r
  93 //\r
  94 //*****************************************************************************\r
  95 #define NVIC_INT_TYPE_LINES_M   0x0000001F  // Number of interrupt lines (x32)\r
  96 #define NVIC_INT_TYPE_LINES_S   0\r
  97 \r
  98 //*****************************************************************************\r
  99 //\r
 100 // The following are defines for the bit fields in the NVIC_ST_CTRL register.\r
 101 //\r
 102 //*****************************************************************************\r
 103 #define NVIC_ST_CTRL_COUNT      0x00010000  // Count flag\r
 104 #define NVIC_ST_CTRL_CLK_SRC    0x00000004  // Clock Source\r
 105 #define NVIC_ST_CTRL_INTEN      0x00000002  // Interrupt enable\r
 106 #define NVIC_ST_CTRL_ENABLE     0x00000001  // Counter mode\r
 107 \r
 108 //*****************************************************************************\r
 109 //\r
 110 // The following are defines for the bit fields in the NVIC_ST_RELOAD register.\r
 111 //\r
 112 //*****************************************************************************\r
 113 #define NVIC_ST_RELOAD_M        0x00FFFFFF  // Counter load value\r
 114 #define NVIC_ST_RELOAD_S        0\r
 115 \r
 116 //*****************************************************************************\r
 117 //\r
 118 // The following are defines for the bit fields in the NVIC_ST_CURRENT\r
 119 // register.\r
 120 //\r
 121 //*****************************************************************************\r
 122 #define NVIC_ST_CURRENT_M       0x00FFFFFF  // Counter current value\r
 123 #define NVIC_ST_CURRENT_S       0\r
 124 \r
 125 //*****************************************************************************\r
 126 //\r
 127 // The following are defines for the bit fields in the NVIC_ST_CAL register.\r
 128 //\r
 129 //*****************************************************************************\r
 130 #define NVIC_ST_CAL_NOREF       0x80000000  // No reference clock\r
 131 #define NVIC_ST_CAL_SKEW        0x40000000  // Clock skew\r
 132 #define NVIC_ST_CAL_ONEMS_M     0x00FFFFFF  // 1ms reference value\r
 133 #define NVIC_ST_CAL_ONEMS_S     0\r
 134 \r
 135 //*****************************************************************************\r
 136 //\r
 137 // The following are defines for the bit fields in the NVIC_EN0 register.\r
 138 //\r
 139 //*****************************************************************************\r
 140 #define NVIC_EN0_INT31          0x80000000  // Interrupt 31 enable\r
 141 #define NVIC_EN0_INT30          0x40000000  // Interrupt 30 enable\r
 142 #define NVIC_EN0_INT29          0x20000000  // Interrupt 29 enable\r
 143 #define NVIC_EN0_INT28          0x10000000  // Interrupt 28 enable\r
 144 #define NVIC_EN0_INT27          0x08000000  // Interrupt 27 enable\r
 145 #define NVIC_EN0_INT26          0x04000000  // Interrupt 26 enable\r
 146 #define NVIC_EN0_INT25          0x02000000  // Interrupt 25 enable\r
 147 #define NVIC_EN0_INT24          0x01000000  // Interrupt 24 enable\r
 148 #define NVIC_EN0_INT23          0x00800000  // Interrupt 23 enable\r
 149 #define NVIC_EN0_INT22          0x00400000  // Interrupt 22 enable\r
 150 #define NVIC_EN0_INT21          0x00200000  // Interrupt 21 enable\r
 151 #define NVIC_EN0_INT20          0x00100000  // Interrupt 20 enable\r
 152 #define NVIC_EN0_INT19          0x00080000  // Interrupt 19 enable\r
 153 #define NVIC_EN0_INT18          0x00040000  // Interrupt 18 enable\r
 154 #define NVIC_EN0_INT17          0x00020000  // Interrupt 17 enable\r
 155 #define NVIC_EN0_INT16          0x00010000  // Interrupt 16 enable\r
 156 #define NVIC_EN0_INT15          0x00008000  // Interrupt 15 enable\r
 157 #define NVIC_EN0_INT14          0x00004000  // Interrupt 14 enable\r
 158 #define NVIC_EN0_INT13          0x00002000  // Interrupt 13 enable\r
 159 #define NVIC_EN0_INT12          0x00001000  // Interrupt 12 enable\r
 160 #define NVIC_EN0_INT11          0x00000800  // Interrupt 11 enable\r
 161 #define NVIC_EN0_INT10          0x00000400  // Interrupt 10 enable\r
 162 #define NVIC_EN0_INT9           0x00000200  // Interrupt 9 enable\r
 163 #define NVIC_EN0_INT8           0x00000100  // Interrupt 8 enable\r
 164 #define NVIC_EN0_INT7           0x00000080  // Interrupt 7 enable\r
 165 #define NVIC_EN0_INT6           0x00000040  // Interrupt 6 enable\r
 166 #define NVIC_EN0_INT5           0x00000020  // Interrupt 5 enable\r
 167 #define NVIC_EN0_INT4           0x00000010  // Interrupt 4 enable\r
 168 #define NVIC_EN0_INT3           0x00000008  // Interrupt 3 enable\r
 169 #define NVIC_EN0_INT2           0x00000004  // Interrupt 2 enable\r
 170 #define NVIC_EN0_INT1           0x00000002  // Interrupt 1 enable\r
 171 #define NVIC_EN0_INT0           0x00000001  // Interrupt 0 enable\r
 172 \r
 173 //*****************************************************************************\r
 174 //\r
 175 // The following are defines for the bit fields in the NVIC_EN1 register.\r
 176 //\r
 177 //*****************************************************************************\r
 178 #define NVIC_EN1_INT59          0x08000000  // Interrupt 59 enable\r
 179 #define NVIC_EN1_INT58          0x04000000  // Interrupt 58 enable\r
 180 #define NVIC_EN1_INT57          0x02000000  // Interrupt 57 enable\r
 181 #define NVIC_EN1_INT56          0x01000000  // Interrupt 56 enable\r
 182 #define NVIC_EN1_INT55          0x00800000  // Interrupt 55 enable\r
 183 #define NVIC_EN1_INT54          0x00400000  // Interrupt 54 enable\r
 184 #define NVIC_EN1_INT53          0x00200000  // Interrupt 53 enable\r
 185 #define NVIC_EN1_INT52          0x00100000  // Interrupt 52 enable\r
 186 #define NVIC_EN1_INT51          0x00080000  // Interrupt 51 enable\r
 187 #define NVIC_EN1_INT50          0x00040000  // Interrupt 50 enable\r
 188 #define NVIC_EN1_INT49          0x00020000  // Interrupt 49 enable\r
 189 #define NVIC_EN1_INT48          0x00010000  // Interrupt 48 enable\r
 190 #define NVIC_EN1_INT47          0x00008000  // Interrupt 47 enable\r
 191 #define NVIC_EN1_INT46          0x00004000  // Interrupt 46 enable\r
 192 #define NVIC_EN1_INT45          0x00002000  // Interrupt 45 enable\r
 193 #define NVIC_EN1_INT44          0x00001000  // Interrupt 44 enable\r
 194 #define NVIC_EN1_INT43          0x00000800  // Interrupt 43 enable\r
 195 #define NVIC_EN1_INT42          0x00000400  // Interrupt 42 enable\r
 196 #define NVIC_EN1_INT41          0x00000200  // Interrupt 41 enable\r
 197 #define NVIC_EN1_INT40          0x00000100  // Interrupt 40 enable\r
 198 #define NVIC_EN1_INT39          0x00000080  // Interrupt 39 enable\r
 199 #define NVIC_EN1_INT38          0x00000040  // Interrupt 38 enable\r
 200 #define NVIC_EN1_INT37          0x00000020  // Interrupt 37 enable\r
 201 #define NVIC_EN1_INT36          0x00000010  // Interrupt 36 enable\r
 202 #define NVIC_EN1_INT35          0x00000008  // Interrupt 35 enable\r
 203 #define NVIC_EN1_INT34          0x00000004  // Interrupt 34 enable\r
 204 #define NVIC_EN1_INT33          0x00000002  // Interrupt 33 enable\r
 205 #define NVIC_EN1_INT32          0x00000001  // Interrupt 32 enable\r
 206 \r
 207 //*****************************************************************************\r
 208 //\r
 209 // The following are defines for the bit fields in the NVIC_DIS0 register.\r
 210 //\r
 211 //*****************************************************************************\r
 212 #define NVIC_DIS0_INT31         0x80000000  // Interrupt 31 disable\r
 213 #define NVIC_DIS0_INT30         0x40000000  // Interrupt 30 disable\r
 214 #define NVIC_DIS0_INT29         0x20000000  // Interrupt 29 disable\r
 215 #define NVIC_DIS0_INT28         0x10000000  // Interrupt 28 disable\r
 216 #define NVIC_DIS0_INT27         0x08000000  // Interrupt 27 disable\r
 217 #define NVIC_DIS0_INT26         0x04000000  // Interrupt 26 disable\r
 218 #define NVIC_DIS0_INT25         0x02000000  // Interrupt 25 disable\r
 219 #define NVIC_DIS0_INT24         0x01000000  // Interrupt 24 disable\r
 220 #define NVIC_DIS0_INT23         0x00800000  // Interrupt 23 disable\r
 221 #define NVIC_DIS0_INT22         0x00400000  // Interrupt 22 disable\r
 222 #define NVIC_DIS0_INT21         0x00200000  // Interrupt 21 disable\r
 223 #define NVIC_DIS0_INT20         0x00100000  // Interrupt 20 disable\r
 224 #define NVIC_DIS0_INT19         0x00080000  // Interrupt 19 disable\r
 225 #define NVIC_DIS0_INT18         0x00040000  // Interrupt 18 disable\r
 226 #define NVIC_DIS0_INT17         0x00020000  // Interrupt 17 disable\r
 227 #define NVIC_DIS0_INT16         0x00010000  // Interrupt 16 disable\r
 228 #define NVIC_DIS0_INT15         0x00008000  // Interrupt 15 disable\r
 229 #define NVIC_DIS0_INT14         0x00004000  // Interrupt 14 disable\r
 230 #define NVIC_DIS0_INT13         0x00002000  // Interrupt 13 disable\r
 231 #define NVIC_DIS0_INT12         0x00001000  // Interrupt 12 disable\r
 232 #define NVIC_DIS0_INT11         0x00000800  // Interrupt 11 disable\r
 233 #define NVIC_DIS0_INT10         0x00000400  // Interrupt 10 disable\r
 234 #define NVIC_DIS0_INT9          0x00000200  // Interrupt 9 disable\r
 235 #define NVIC_DIS0_INT8          0x00000100  // Interrupt 8 disable\r
 236 #define NVIC_DIS0_INT7          0x00000080  // Interrupt 7 disable\r
 237 #define NVIC_DIS0_INT6          0x00000040  // Interrupt 6 disable\r
 238 #define NVIC_DIS0_INT5          0x00000020  // Interrupt 5 disable\r
 239 #define NVIC_DIS0_INT4          0x00000010  // Interrupt 4 disable\r
 240 #define NVIC_DIS0_INT3          0x00000008  // Interrupt 3 disable\r
 241 #define NVIC_DIS0_INT2          0x00000004  // Interrupt 2 disable\r
 242 #define NVIC_DIS0_INT1          0x00000002  // Interrupt 1 disable\r
 243 #define NVIC_DIS0_INT0          0x00000001  // Interrupt 0 disable\r
 244 \r
 245 //*****************************************************************************\r
 246 //\r
 247 // The following are defines for the bit fields in the NVIC_DIS1 register.\r
 248 //\r
 249 //*****************************************************************************\r
 250 #define NVIC_DIS1_INT59         0x08000000  // Interrupt 59 disable\r
 251 #define NVIC_DIS1_INT58         0x04000000  // Interrupt 58 disable\r
 252 #define NVIC_DIS1_INT57         0x02000000  // Interrupt 57 disable\r
 253 #define NVIC_DIS1_INT56         0x01000000  // Interrupt 56 disable\r
 254 #define NVIC_DIS1_INT55         0x00800000  // Interrupt 55 disable\r
 255 #define NVIC_DIS1_INT54         0x00400000  // Interrupt 54 disable\r
 256 #define NVIC_DIS1_INT53         0x00200000  // Interrupt 53 disable\r
 257 #define NVIC_DIS1_INT52         0x00100000  // Interrupt 52 disable\r
 258 #define NVIC_DIS1_INT51         0x00080000  // Interrupt 51 disable\r
 259 #define NVIC_DIS1_INT50         0x00040000  // Interrupt 50 disable\r
 260 #define NVIC_DIS1_INT49         0x00020000  // Interrupt 49 disable\r
 261 #define NVIC_DIS1_INT48         0x00010000  // Interrupt 48 disable\r
 262 #define NVIC_DIS1_INT47         0x00008000  // Interrupt 47 disable\r
 263 #define NVIC_DIS1_INT46         0x00004000  // Interrupt 46 disable\r
 264 #define NVIC_DIS1_INT45         0x00002000  // Interrupt 45 disable\r
 265 #define NVIC_DIS1_INT44         0x00001000  // Interrupt 44 disable\r
 266 #define NVIC_DIS1_INT43         0x00000800  // Interrupt 43 disable\r
 267 #define NVIC_DIS1_INT42         0x00000400  // Interrupt 42 disable\r
 268 #define NVIC_DIS1_INT41         0x00000200  // Interrupt 41 disable\r
 269 #define NVIC_DIS1_INT40         0x00000100  // Interrupt 40 disable\r
 270 #define NVIC_DIS1_INT39         0x00000080  // Interrupt 39 disable\r
 271 #define NVIC_DIS1_INT38         0x00000040  // Interrupt 38 disable\r
 272 #define NVIC_DIS1_INT37         0x00000020  // Interrupt 37 disable\r
 273 #define NVIC_DIS1_INT36         0x00000010  // Interrupt 36 disable\r
 274 #define NVIC_DIS1_INT35         0x00000008  // Interrupt 35 disable\r
 275 #define NVIC_DIS1_INT34         0x00000004  // Interrupt 34 disable\r
 276 #define NVIC_DIS1_INT33         0x00000002  // Interrupt 33 disable\r
 277 #define NVIC_DIS1_INT32         0x00000001  // Interrupt 32 disable\r
 278 \r
 279 //*****************************************************************************\r
 280 //\r
 281 // The following are defines for the bit fields in the NVIC_PEND0 register.\r
 282 //\r
 283 //*****************************************************************************\r
 284 #define NVIC_PEND0_INT31        0x80000000  // Interrupt 31 pend\r
 285 #define NVIC_PEND0_INT30        0x40000000  // Interrupt 30 pend\r
 286 #define NVIC_PEND0_INT29        0x20000000  // Interrupt 29 pend\r
 287 #define NVIC_PEND0_INT28        0x10000000  // Interrupt 28 pend\r
 288 #define NVIC_PEND0_INT27        0x08000000  // Interrupt 27 pend\r
 289 #define NVIC_PEND0_INT26        0x04000000  // Interrupt 26 pend\r
 290 #define NVIC_PEND0_INT25        0x02000000  // Interrupt 25 pend\r
 291 #define NVIC_PEND0_INT24        0x01000000  // Interrupt 24 pend\r
 292 #define NVIC_PEND0_INT23        0x00800000  // Interrupt 23 pend\r
 293 #define NVIC_PEND0_INT22        0x00400000  // Interrupt 22 pend\r
 294 #define NVIC_PEND0_INT21        0x00200000  // Interrupt 21 pend\r
 295 #define NVIC_PEND0_INT20        0x00100000  // Interrupt 20 pend\r
 296 #define NVIC_PEND0_INT19        0x00080000  // Interrupt 19 pend\r
 297 #define NVIC_PEND0_INT18        0x00040000  // Interrupt 18 pend\r
 298 #define NVIC_PEND0_INT17        0x00020000  // Interrupt 17 pend\r
 299 #define NVIC_PEND0_INT16        0x00010000  // Interrupt 16 pend\r
 300 #define NVIC_PEND0_INT15        0x00008000  // Interrupt 15 pend\r
 301 #define NVIC_PEND0_INT14        0x00004000  // Interrupt 14 pend\r
 302 #define NVIC_PEND0_INT13        0x00002000  // Interrupt 13 pend\r
 303 #define NVIC_PEND0_INT12        0x00001000  // Interrupt 12 pend\r
 304 #define NVIC_PEND0_INT11        0x00000800  // Interrupt 11 pend\r
 305 #define NVIC_PEND0_INT10        0x00000400  // Interrupt 10 pend\r
 306 #define NVIC_PEND0_INT9         0x00000200  // Interrupt 9 pend\r
 307 #define NVIC_PEND0_INT8         0x00000100  // Interrupt 8 pend\r
 308 #define NVIC_PEND0_INT7         0x00000080  // Interrupt 7 pend\r
 309 #define NVIC_PEND0_INT6         0x00000040  // Interrupt 6 pend\r
 310 #define NVIC_PEND0_INT5         0x00000020  // Interrupt 5 pend\r
 311 #define NVIC_PEND0_INT4         0x00000010  // Interrupt 4 pend\r
 312 #define NVIC_PEND0_INT3         0x00000008  // Interrupt 3 pend\r
 313 #define NVIC_PEND0_INT2         0x00000004  // Interrupt 2 pend\r
 314 #define NVIC_PEND0_INT1         0x00000002  // Interrupt 1 pend\r
 315 #define NVIC_PEND0_INT0         0x00000001  // Interrupt 0 pend\r
 316 \r
 317 //*****************************************************************************\r
 318 //\r
 319 // The following are defines for the bit fields in the NVIC_PEND1 register.\r
 320 //\r
 321 //*****************************************************************************\r
 322 #define NVIC_PEND1_INT59        0x08000000  // Interrupt 59 pend\r
 323 #define NVIC_PEND1_INT58        0x04000000  // Interrupt 58 pend\r
 324 #define NVIC_PEND1_INT57        0x02000000  // Interrupt 57 pend\r
 325 #define NVIC_PEND1_INT56        0x01000000  // Interrupt 56 pend\r
 326 #define NVIC_PEND1_INT55        0x00800000  // Interrupt 55 pend\r
 327 #define NVIC_PEND1_INT54        0x00400000  // Interrupt 54 pend\r
 328 #define NVIC_PEND1_INT53        0x00200000  // Interrupt 53 pend\r
 329 #define NVIC_PEND1_INT52        0x00100000  // Interrupt 52 pend\r
 330 #define NVIC_PEND1_INT51        0x00080000  // Interrupt 51 pend\r
 331 #define NVIC_PEND1_INT50        0x00040000  // Interrupt 50 pend\r
 332 #define NVIC_PEND1_INT49        0x00020000  // Interrupt 49 pend\r
 333 #define NVIC_PEND1_INT48        0x00010000  // Interrupt 48 pend\r
 334 #define NVIC_PEND1_INT47        0x00008000  // Interrupt 47 pend\r
 335 #define NVIC_PEND1_INT46        0x00004000  // Interrupt 46 pend\r
 336 #define NVIC_PEND1_INT45        0x00002000  // Interrupt 45 pend\r
 337 #define NVIC_PEND1_INT44        0x00001000  // Interrupt 44 pend\r
 338 #define NVIC_PEND1_INT43        0x00000800  // Interrupt 43 pend\r
 339 #define NVIC_PEND1_INT42        0x00000400  // Interrupt 42 pend\r
 340 #define NVIC_PEND1_INT41        0x00000200  // Interrupt 41 pend\r
 341 #define NVIC_PEND1_INT40        0x00000100  // Interrupt 40 pend\r
 342 #define NVIC_PEND1_INT39        0x00000080  // Interrupt 39 pend\r
 343 #define NVIC_PEND1_INT38        0x00000040  // Interrupt 38 pend\r
 344 #define NVIC_PEND1_INT37        0x00000020  // Interrupt 37 pend\r
 345 #define NVIC_PEND1_INT36        0x00000010  // Interrupt 36 pend\r
 346 #define NVIC_PEND1_INT35        0x00000008  // Interrupt 35 pend\r
 347 #define NVIC_PEND1_INT34        0x00000004  // Interrupt 34 pend\r
 348 #define NVIC_PEND1_INT33        0x00000002  // Interrupt 33 pend\r
 349 #define NVIC_PEND1_INT32        0x00000001  // Interrupt 32 pend\r
 350 \r
 351 //*****************************************************************************\r
 352 //\r
 353 // The following are defines for the bit fields in the NVIC_UNPEND0 register.\r
 354 //\r
 355 //*****************************************************************************\r
 356 #define NVIC_UNPEND0_INT31      0x80000000  // Interrupt 31 unpend\r
 357 #define NVIC_UNPEND0_INT30      0x40000000  // Interrupt 30 unpend\r
 358 #define NVIC_UNPEND0_INT29      0x20000000  // Interrupt 29 unpend\r
 359 #define NVIC_UNPEND0_INT28      0x10000000  // Interrupt 28 unpend\r
 360 #define NVIC_UNPEND0_INT27      0x08000000  // Interrupt 27 unpend\r
 361 #define NVIC_UNPEND0_INT26      0x04000000  // Interrupt 26 unpend\r
 362 #define NVIC_UNPEND0_INT25      0x02000000  // Interrupt 25 unpend\r
 363 #define NVIC_UNPEND0_INT24      0x01000000  // Interrupt 24 unpend\r
 364 #define NVIC_UNPEND0_INT23      0x00800000  // Interrupt 23 unpend\r
 365 #define NVIC_UNPEND0_INT22      0x00400000  // Interrupt 22 unpend\r
 366 #define NVIC_UNPEND0_INT21      0x00200000  // Interrupt 21 unpend\r
 367 #define NVIC_UNPEND0_INT20      0x00100000  // Interrupt 20 unpend\r
 368 #define NVIC_UNPEND0_INT19      0x00080000  // Interrupt 19 unpend\r
 369 #define NVIC_UNPEND0_INT18      0x00040000  // Interrupt 18 unpend\r
 370 #define NVIC_UNPEND0_INT17      0x00020000  // Interrupt 17 unpend\r
 371 #define NVIC_UNPEND0_INT16      0x00010000  // Interrupt 16 unpend\r
 372 #define NVIC_UNPEND0_INT15      0x00008000  // Interrupt 15 unpend\r
 373 #define NVIC_UNPEND0_INT14      0x00004000  // Interrupt 14 unpend\r
 374 #define NVIC_UNPEND0_INT13      0x00002000  // Interrupt 13 unpend\r
 375 #define NVIC_UNPEND0_INT12      0x00001000  // Interrupt 12 unpend\r
 376 #define NVIC_UNPEND0_INT11      0x00000800  // Interrupt 11 unpend\r
 377 #define NVIC_UNPEND0_INT10      0x00000400  // Interrupt 10 unpend\r
 378 #define NVIC_UNPEND0_INT9       0x00000200  // Interrupt 9 unpend\r
 379 #define NVIC_UNPEND0_INT8       0x00000100  // Interrupt 8 unpend\r
 380 #define NVIC_UNPEND0_INT7       0x00000080  // Interrupt 7 unpend\r
 381 #define NVIC_UNPEND0_INT6       0x00000040  // Interrupt 6 unpend\r
 382 #define NVIC_UNPEND0_INT5       0x00000020  // Interrupt 5 unpend\r
 383 #define NVIC_UNPEND0_INT4       0x00000010  // Interrupt 4 unpend\r
 384 #define NVIC_UNPEND0_INT3       0x00000008  // Interrupt 3 unpend\r
 385 #define NVIC_UNPEND0_INT2       0x00000004  // Interrupt 2 unpend\r
 386 #define NVIC_UNPEND0_INT1       0x00000002  // Interrupt 1 unpend\r
 387 #define NVIC_UNPEND0_INT0       0x00000001  // Interrupt 0 unpend\r
 388 \r
 389 //*****************************************************************************\r
 390 //\r
 391 // The following are defines for the bit fields in the NVIC_UNPEND1 register.\r
 392 //\r
 393 //*****************************************************************************\r
 394 #define NVIC_UNPEND1_INT59      0x08000000  // Interrupt 59 unpend\r
 395 #define NVIC_UNPEND1_INT58      0x04000000  // Interrupt 58 unpend\r
 396 #define NVIC_UNPEND1_INT57      0x02000000  // Interrupt 57 unpend\r
 397 #define NVIC_UNPEND1_INT56      0x01000000  // Interrupt 56 unpend\r
 398 #define NVIC_UNPEND1_INT55      0x00800000  // Interrupt 55 unpend\r
 399 #define NVIC_UNPEND1_INT54      0x00400000  // Interrupt 54 unpend\r
 400 #define NVIC_UNPEND1_INT53      0x00200000  // Interrupt 53 unpend\r
 401 #define NVIC_UNPEND1_INT52      0x00100000  // Interrupt 52 unpend\r
 402 #define NVIC_UNPEND1_INT51      0x00080000  // Interrupt 51 unpend\r
 403 #define NVIC_UNPEND1_INT50      0x00040000  // Interrupt 50 unpend\r
 404 #define NVIC_UNPEND1_INT49      0x00020000  // Interrupt 49 unpend\r
 405 #define NVIC_UNPEND1_INT48      0x00010000  // Interrupt 48 unpend\r
 406 #define NVIC_UNPEND1_INT47      0x00008000  // Interrupt 47 unpend\r
 407 #define NVIC_UNPEND1_INT46      0x00004000  // Interrupt 46 unpend\r
 408 #define NVIC_UNPEND1_INT45      0x00002000  // Interrupt 45 unpend\r
 409 #define NVIC_UNPEND1_INT44      0x00001000  // Interrupt 44 unpend\r
 410 #define NVIC_UNPEND1_INT43      0x00000800  // Interrupt 43 unpend\r
 411 #define NVIC_UNPEND1_INT42      0x00000400  // Interrupt 42 unpend\r
 412 #define NVIC_UNPEND1_INT41      0x00000200  // Interrupt 41 unpend\r
 413 #define NVIC_UNPEND1_INT40      0x00000100  // Interrupt 40 unpend\r
 414 #define NVIC_UNPEND1_INT39      0x00000080  // Interrupt 39 unpend\r
 415 #define NVIC_UNPEND1_INT38      0x00000040  // Interrupt 38 unpend\r
 416 #define NVIC_UNPEND1_INT37      0x00000020  // Interrupt 37 unpend\r
 417 #define NVIC_UNPEND1_INT36      0x00000010  // Interrupt 36 unpend\r
 418 #define NVIC_UNPEND1_INT35      0x00000008  // Interrupt 35 unpend\r
 419 #define NVIC_UNPEND1_INT34      0x00000004  // Interrupt 34 unpend\r
 420 #define NVIC_UNPEND1_INT33      0x00000002  // Interrupt 33 unpend\r
 421 #define NVIC_UNPEND1_INT32      0x00000001  // Interrupt 32 unpend\r
 422 \r
 423 //*****************************************************************************\r
 424 //\r
 425 // The following are defines for the bit fields in the NVIC_ACTIVE0 register.\r
 426 //\r
 427 //*****************************************************************************\r
 428 #define NVIC_ACTIVE0_INT31      0x80000000  // Interrupt 31 active\r
 429 #define NVIC_ACTIVE0_INT30      0x40000000  // Interrupt 30 active\r
 430 #define NVIC_ACTIVE0_INT29      0x20000000  // Interrupt 29 active\r
 431 #define NVIC_ACTIVE0_INT28      0x10000000  // Interrupt 28 active\r
 432 #define NVIC_ACTIVE0_INT27      0x08000000  // Interrupt 27 active\r
 433 #define NVIC_ACTIVE0_INT26      0x04000000  // Interrupt 26 active\r
 434 #define NVIC_ACTIVE0_INT25      0x02000000  // Interrupt 25 active\r
 435 #define NVIC_ACTIVE0_INT24      0x01000000  // Interrupt 24 active\r
 436 #define NVIC_ACTIVE0_INT23      0x00800000  // Interrupt 23 active\r
 437 #define NVIC_ACTIVE0_INT22      0x00400000  // Interrupt 22 active\r
 438 #define NVIC_ACTIVE0_INT21      0x00200000  // Interrupt 21 active\r
 439 #define NVIC_ACTIVE0_INT20      0x00100000  // Interrupt 20 active\r
 440 #define NVIC_ACTIVE0_INT19      0x00080000  // Interrupt 19 active\r
 441 #define NVIC_ACTIVE0_INT18      0x00040000  // Interrupt 18 active\r
 442 #define NVIC_ACTIVE0_INT17      0x00020000  // Interrupt 17 active\r
 443 #define NVIC_ACTIVE0_INT16      0x00010000  // Interrupt 16 active\r
 444 #define NVIC_ACTIVE0_INT15      0x00008000  // Interrupt 15 active\r
 445 #define NVIC_ACTIVE0_INT14      0x00004000  // Interrupt 14 active\r
 446 #define NVIC_ACTIVE0_INT13      0x00002000  // Interrupt 13 active\r
 447 #define NVIC_ACTIVE0_INT12      0x00001000  // Interrupt 12 active\r
 448 #define NVIC_ACTIVE0_INT11      0x00000800  // Interrupt 11 active\r
 449 #define NVIC_ACTIVE0_INT10      0x00000400  // Interrupt 10 active\r
 450 #define NVIC_ACTIVE0_INT9       0x00000200  // Interrupt 9 active\r
 451 #define NVIC_ACTIVE0_INT8       0x00000100  // Interrupt 8 active\r
 452 #define NVIC_ACTIVE0_INT7       0x00000080  // Interrupt 7 active\r
 453 #define NVIC_ACTIVE0_INT6       0x00000040  // Interrupt 6 active\r
 454 #define NVIC_ACTIVE0_INT5       0x00000020  // Interrupt 5 active\r
 455 #define NVIC_ACTIVE0_INT4       0x00000010  // Interrupt 4 active\r
 456 #define NVIC_ACTIVE0_INT3       0x00000008  // Interrupt 3 active\r
 457 #define NVIC_ACTIVE0_INT2       0x00000004  // Interrupt 2 active\r
 458 #define NVIC_ACTIVE0_INT1       0x00000002  // Interrupt 1 active\r
 459 #define NVIC_ACTIVE0_INT0       0x00000001  // Interrupt 0 active\r
 460 \r
 461 //*****************************************************************************\r
 462 //\r
 463 // The following are defines for the bit fields in the NVIC_ACTIVE1 register.\r
 464 //\r
 465 //*****************************************************************************\r
 466 #define NVIC_ACTIVE1_INT59      0x08000000  // Interrupt 59 active\r
 467 #define NVIC_ACTIVE1_INT58      0x04000000  // Interrupt 58 active\r
 468 #define NVIC_ACTIVE1_INT57      0x02000000  // Interrupt 57 active\r
 469 #define NVIC_ACTIVE1_INT56      0x01000000  // Interrupt 56 active\r
 470 #define NVIC_ACTIVE1_INT55      0x00800000  // Interrupt 55 active\r
 471 #define NVIC_ACTIVE1_INT54      0x00400000  // Interrupt 54 active\r
 472 #define NVIC_ACTIVE1_INT53      0x00200000  // Interrupt 53 active\r
 473 #define NVIC_ACTIVE1_INT52      0x00100000  // Interrupt 52 active\r
 474 #define NVIC_ACTIVE1_INT51      0x00080000  // Interrupt 51 active\r
 475 #define NVIC_ACTIVE1_INT50      0x00040000  // Interrupt 50 active\r
 476 #define NVIC_ACTIVE1_INT49      0x00020000  // Interrupt 49 active\r
 477 #define NVIC_ACTIVE1_INT48      0x00010000  // Interrupt 48 active\r
 478 #define NVIC_ACTIVE1_INT47      0x00008000  // Interrupt 47 active\r
 479 #define NVIC_ACTIVE1_INT46      0x00004000  // Interrupt 46 active\r
 480 #define NVIC_ACTIVE1_INT45      0x00002000  // Interrupt 45 active\r
 481 #define NVIC_ACTIVE1_INT44      0x00001000  // Interrupt 44 active\r
 482 #define NVIC_ACTIVE1_INT43      0x00000800  // Interrupt 43 active\r
 483 #define NVIC_ACTIVE1_INT42      0x00000400  // Interrupt 42 active\r
 484 #define NVIC_ACTIVE1_INT41      0x00000200  // Interrupt 41 active\r
 485 #define NVIC_ACTIVE1_INT40      0x00000100  // Interrupt 40 active\r
 486 #define NVIC_ACTIVE1_INT39      0x00000080  // Interrupt 39 active\r
 487 #define NVIC_ACTIVE1_INT38      0x00000040  // Interrupt 38 active\r
 488 #define NVIC_ACTIVE1_INT37      0x00000020  // Interrupt 37 active\r
 489 #define NVIC_ACTIVE1_INT36      0x00000010  // Interrupt 36 active\r
 490 #define NVIC_ACTIVE1_INT35      0x00000008  // Interrupt 35 active\r
 491 #define NVIC_ACTIVE1_INT34      0x00000004  // Interrupt 34 active\r
 492 #define NVIC_ACTIVE1_INT33      0x00000002  // Interrupt 33 active\r
 493 #define NVIC_ACTIVE1_INT32      0x00000001  // Interrupt 32 active\r
 494 \r
 495 //*****************************************************************************\r
 496 //\r
 497 // The following are defines for the bit fields in the NVIC_PRI0 register.\r
 498 //\r
 499 //*****************************************************************************\r
 500 #define NVIC_PRI0_INT3_M        0xFF000000  // Interrupt 3 priority mask\r
 501 #define NVIC_PRI0_INT2_M        0x00FF0000  // Interrupt 2 priority mask\r
 502 #define NVIC_PRI0_INT1_M        0x0000FF00  // Interrupt 1 priority mask\r
 503 #define NVIC_PRI0_INT0_M        0x000000FF  // Interrupt 0 priority mask\r
 504 #define NVIC_PRI0_INT3_S        24\r
 505 #define NVIC_PRI0_INT2_S        16\r
 506 #define NVIC_PRI0_INT1_S        8\r
 507 #define NVIC_PRI0_INT0_S        0\r
 508 \r
 509 //*****************************************************************************\r
 510 //\r
 511 // The following are defines for the bit fields in the NVIC_PRI1 register.\r
 512 //\r
 513 //*****************************************************************************\r
 514 #define NVIC_PRI1_INT7_M        0xFF000000  // Interrupt 7 priority mask\r
 515 #define NVIC_PRI1_INT6_M        0x00FF0000  // Interrupt 6 priority mask\r
 516 #define NVIC_PRI1_INT5_M        0x0000FF00  // Interrupt 5 priority mask\r
 517 #define NVIC_PRI1_INT4_M        0x000000FF  // Interrupt 4 priority mask\r
 518 #define NVIC_PRI1_INT7_S        24\r
 519 #define NVIC_PRI1_INT6_S        16\r
 520 #define NVIC_PRI1_INT5_S        8\r
 521 #define NVIC_PRI1_INT4_S        0\r
 522 \r
 523 //*****************************************************************************\r
 524 //\r
 525 // The following are defines for the bit fields in the NVIC_PRI2 register.\r
 526 //\r
 527 //*****************************************************************************\r
 528 #define NVIC_PRI2_INT11_M       0xFF000000  // Interrupt 11 priority mask\r
 529 #define NVIC_PRI2_INT10_M       0x00FF0000  // Interrupt 10 priority mask\r
 530 #define NVIC_PRI2_INT9_M        0x0000FF00  // Interrupt 9 priority mask\r
 531 #define NVIC_PRI2_INT8_M        0x000000FF  // Interrupt 8 priority mask\r
 532 #define NVIC_PRI2_INT11_S       24\r
 533 #define NVIC_PRI2_INT10_S       16\r
 534 #define NVIC_PRI2_INT9_S        8\r
 535 #define NVIC_PRI2_INT8_S        0\r
 536 \r
 537 //*****************************************************************************\r
 538 //\r
 539 // The following are defines for the bit fields in the NVIC_PRI3 register.\r
 540 //\r
 541 //*****************************************************************************\r
 542 #define NVIC_PRI3_INT15_M       0xFF000000  // Interrupt 15 priority mask\r
 543 #define NVIC_PRI3_INT14_M       0x00FF0000  // Interrupt 14 priority mask\r
 544 #define NVIC_PRI3_INT13_M       0x0000FF00  // Interrupt 13 priority mask\r
 545 #define NVIC_PRI3_INT12_M       0x000000FF  // Interrupt 12 priority mask\r
 546 #define NVIC_PRI3_INT15_S       24\r
 547 #define NVIC_PRI3_INT14_S       16\r
 548 #define NVIC_PRI3_INT13_S       8\r
 549 #define NVIC_PRI3_INT12_S       0\r
 550 \r
 551 //*****************************************************************************\r
 552 //\r
 553 // The following are defines for the bit fields in the NVIC_PRI4 register.\r
 554 //\r
 555 //*****************************************************************************\r
 556 #define NVIC_PRI4_INT19_M       0xFF000000  // Interrupt 19 priority mask\r
 557 #define NVIC_PRI4_INT18_M       0x00FF0000  // Interrupt 18 priority mask\r
 558 #define NVIC_PRI4_INT17_M       0x0000FF00  // Interrupt 17 priority mask\r
 559 #define NVIC_PRI4_INT16_M       0x000000FF  // Interrupt 16 priority mask\r
 560 #define NVIC_PRI4_INT19_S       24\r
 561 #define NVIC_PRI4_INT18_S       16\r
 562 #define NVIC_PRI4_INT17_S       8\r
 563 #define NVIC_PRI4_INT16_S       0\r
 564 \r
 565 //*****************************************************************************\r
 566 //\r
 567 // The following are defines for the bit fields in the NVIC_PRI5 register.\r
 568 //\r
 569 //*****************************************************************************\r
 570 #define NVIC_PRI5_INT23_M       0xFF000000  // Interrupt 23 priority mask\r
 571 #define NVIC_PRI5_INT22_M       0x00FF0000  // Interrupt 22 priority mask\r
 572 #define NVIC_PRI5_INT21_M       0x0000FF00  // Interrupt 21 priority mask\r
 573 #define NVIC_PRI5_INT20_M       0x000000FF  // Interrupt 20 priority mask\r
 574 #define NVIC_PRI5_INT23_S       24\r
 575 #define NVIC_PRI5_INT22_S       16\r
 576 #define NVIC_PRI5_INT21_S       8\r
 577 #define NVIC_PRI5_INT20_S       0\r
 578 \r
 579 //*****************************************************************************\r
 580 //\r
 581 // The following are defines for the bit fields in the NVIC_PRI6 register.\r
 582 //\r
 583 //*****************************************************************************\r
 584 #define NVIC_PRI6_INT27_M       0xFF000000  // Interrupt 27 priority mask\r
 585 #define NVIC_PRI6_INT26_M       0x00FF0000  // Interrupt 26 priority mask\r
 586 #define NVIC_PRI6_INT25_M       0x0000FF00  // Interrupt 25 priority mask\r
 587 #define NVIC_PRI6_INT24_M       0x000000FF  // Interrupt 24 priority mask\r
 588 #define NVIC_PRI6_INT27_S       24\r
 589 #define NVIC_PRI6_INT26_S       16\r
 590 #define NVIC_PRI6_INT25_S       8\r
 591 #define NVIC_PRI6_INT24_S       0\r
 592 \r
 593 //*****************************************************************************\r
 594 //\r
 595 // The following are defines for the bit fields in the NVIC_PRI7 register.\r
 596 //\r
 597 //*****************************************************************************\r
 598 #define NVIC_PRI7_INT31_M       0xFF000000  // Interrupt 31 priority mask\r
 599 #define NVIC_PRI7_INT30_M       0x00FF0000  // Interrupt 30 priority mask\r
 600 #define NVIC_PRI7_INT29_M       0x0000FF00  // Interrupt 29 priority mask\r
 601 #define NVIC_PRI7_INT28_M       0x000000FF  // Interrupt 28 priority mask\r
 602 #define NVIC_PRI7_INT31_S       24\r
 603 #define NVIC_PRI7_INT30_S       16\r
 604 #define NVIC_PRI7_INT29_S       8\r
 605 #define NVIC_PRI7_INT28_S       0\r
 606 \r
 607 //*****************************************************************************\r
 608 //\r
 609 // The following are defines for the bit fields in the NVIC_PRI8 register.\r
 610 //\r
 611 //*****************************************************************************\r
 612 #define NVIC_PRI8_INT35_M       0xFF000000  // Interrupt 35 priority mask\r
 613 #define NVIC_PRI8_INT34_M       0x00FF0000  // Interrupt 34 priority mask\r
 614 #define NVIC_PRI8_INT33_M       0x0000FF00  // Interrupt 33 priority mask\r
 615 #define NVIC_PRI8_INT32_M       0x000000FF  // Interrupt 32 priority mask\r
 616 #define NVIC_PRI8_INT35_S       24\r
 617 #define NVIC_PRI8_INT34_S       16\r
 618 #define NVIC_PRI8_INT33_S       8\r
 619 #define NVIC_PRI8_INT32_S       0\r
 620 \r
 621 //*****************************************************************************\r
 622 //\r
 623 // The following are defines for the bit fields in the NVIC_PRI9 register.\r
 624 //\r
 625 //*****************************************************************************\r
 626 #define NVIC_PRI9_INT39_M       0xFF000000  // Interrupt 39 priority mask\r
 627 #define NVIC_PRI9_INT38_M       0x00FF0000  // Interrupt 38 priority mask\r
 628 #define NVIC_PRI9_INT37_M       0x0000FF00  // Interrupt 37 priority mask\r
 629 #define NVIC_PRI9_INT36_M       0x000000FF  // Interrupt 36 priority mask\r
 630 #define NVIC_PRI9_INT39_S       24\r
 631 #define NVIC_PRI9_INT38_S       16\r
 632 #define NVIC_PRI9_INT37_S       8\r
 633 #define NVIC_PRI9_INT36_S       0\r
 634 \r
 635 //*****************************************************************************\r
 636 //\r
 637 // The following are defines for the bit fields in the NVIC_PRI10 register.\r
 638 //\r
 639 //*****************************************************************************\r
 640 #define NVIC_PRI10_INT43_M      0xFF000000  // Interrupt 43 priority mask\r
 641 #define NVIC_PRI10_INT42_M      0x00FF0000  // Interrupt 42 priority mask\r
 642 #define NVIC_PRI10_INT41_M      0x0000FF00  // Interrupt 41 priority mask\r
 643 #define NVIC_PRI10_INT40_M      0x000000FF  // Interrupt 40 priority mask\r
 644 #define NVIC_PRI10_INT43_S      24\r
 645 #define NVIC_PRI10_INT42_S      16\r
 646 #define NVIC_PRI10_INT41_S      8\r
 647 #define NVIC_PRI10_INT40_S      0\r
 648 \r
 649 //*****************************************************************************\r
 650 //\r
 651 // The following are defines for the bit fields in the NVIC_CPUID register.\r
 652 //\r
 653 //*****************************************************************************\r
 654 #define NVIC_CPUID_IMP_M        0xFF000000  // Implementer\r
 655 #define NVIC_CPUID_VAR_M        0x00F00000  // Variant\r
 656 #define NVIC_CPUID_PARTNO_M     0x0000FFF0  // Processor part number\r
 657 #define NVIC_CPUID_REV_M        0x0000000F  // Revision\r
 658 \r
 659 //*****************************************************************************\r
 660 //\r
 661 // The following are defines for the bit fields in the NVIC_INT_CTRL register.\r
 662 //\r
 663 //*****************************************************************************\r
 664 #define NVIC_INT_CTRL_NMI_SET   0x80000000  // Pend a NMI\r
 665 #define NVIC_INT_CTRL_PEND_SV   0x10000000  // Pend a PendSV\r
 666 #define NVIC_INT_CTRL_UNPEND_SV 0x08000000  // Unpend a PendSV\r
 667 #define NVIC_INT_CTRL_ISR_PRE   0x00800000  // Debug interrupt handling\r
 668 #define NVIC_INT_CTRL_ISR_PEND  0x00400000  // Debug interrupt pending\r
 669 #define NVIC_INT_CTRL_VEC_PEN_M 0x003FF000  // Highest pending exception\r
 670 #define NVIC_INT_CTRL_RET_BASE  0x00000800  // Return to base\r
 671 #define NVIC_INT_CTRL_VEC_ACT_M 0x000003FF  // Current active exception\r
 672 #define NVIC_INT_CTRL_VEC_PEN_S 12\r
 673 #define NVIC_INT_CTRL_VEC_ACT_S 0\r
 674 \r
 675 //*****************************************************************************\r
 676 //\r
 677 // The following are defines for the bit fields in the NVIC_VTABLE register.\r
 678 //\r
 679 //*****************************************************************************\r
 680 #define NVIC_VTABLE_BASE        0x20000000  // Vector table base\r
 681 #define NVIC_VTABLE_OFFSET_M    0x1FFFFF00  // Vector table offset\r
 682 #define NVIC_VTABLE_OFFSET_S    8\r
 683 \r
 684 //*****************************************************************************\r
 685 //\r
 686 // The following are defines for the bit fields in the NVIC_APINT register.\r
 687 //\r
 688 //*****************************************************************************\r
 689 #define NVIC_APINT_VECTKEY_M    0xFFFF0000  // Vector key mask\r
 690 #define NVIC_APINT_VECTKEY      0x05FA0000  // Vector key\r
 691 #define NVIC_APINT_ENDIANESS    0x00008000  // Data endianess\r
 692 #define NVIC_APINT_PRIGROUP_M   0x00000700  // Priority group\r
 693 #define NVIC_APINT_PRIGROUP_0_8 0x00000700  // Priority group 0.8 split\r
 694 #define NVIC_APINT_PRIGROUP_1_7 0x00000600  // Priority group 1.7 split\r
 695 #define NVIC_APINT_PRIGROUP_2_6 0x00000500  // Priority group 2.6 split\r
 696 #define NVIC_APINT_PRIGROUP_3_5 0x00000400  // Priority group 3.5 split\r
 697 #define NVIC_APINT_PRIGROUP_4_4 0x00000300  // Priority group 4.4 split\r
 698 #define NVIC_APINT_PRIGROUP_5_3 0x00000200  // Priority group 5.3 split\r
 699 #define NVIC_APINT_PRIGROUP_6_2 0x00000100  // Priority group 6.2 split\r
 700 #define NVIC_APINT_SYSRESETREQ  0x00000004  // System reset request\r
 701 #define NVIC_APINT_VECT_CLR_ACT 0x00000002  // Clear active NMI/fault info\r
 702 #define NVIC_APINT_VECT_RESET   0x00000001  // System reset\r
 703 #define NVIC_APINT_PRIGROUP_7_1 0x00000000  // Priority group 7.1 split\r
 704 \r
 705 //*****************************************************************************\r
 706 //\r
 707 // The following are defines for the bit fields in the NVIC_SYS_CTRL register.\r
 708 //\r
 709 //*****************************************************************************\r
 710 #define NVIC_SYS_CTRL_SEVONPEND 0x00000010  // Wakeup on pend\r
 711 #define NVIC_SYS_CTRL_SLEEPDEEP 0x00000004  // Deep sleep enable\r
 712 #define NVIC_SYS_CTRL_SLEEPEXIT 0x00000002  // Sleep on ISR exit\r
 713 \r
 714 //*****************************************************************************\r
 715 //\r
 716 // The following are defines for the bit fields in the NVIC_CFG_CTRL register.\r
 717 //\r
 718 //*****************************************************************************\r
 719 #define NVIC_CFG_CTRL_BFHFNMIGN 0x00000100  // Ignore bus fault in NMI/fault\r
 720 #define NVIC_CFG_CTRL_DIV0      0x00000010  // Trap on divide by 0\r
 721 #define NVIC_CFG_CTRL_UNALIGNED 0x00000008  // Trap on unaligned access\r
 722 #define NVIC_CFG_CTRL_DEEP_PEND 0x00000004  // Allow deep interrupt trigger\r
 723 #define NVIC_CFG_CTRL_MAIN_PEND 0x00000002  // Allow main interrupt trigger\r
 724 #define NVIC_CFG_CTRL_BASE_THR  0x00000001  // Thread state control\r
 725 \r
 726 //*****************************************************************************\r
 727 //\r
 728 // The following are defines for the bit fields in the NVIC_SYS_PRI1 register.\r
 729 //\r
 730 //*****************************************************************************\r
 731 #define NVIC_SYS_PRI1_RES_M     0xFF000000  // Priority of reserved handler\r
 732 #define NVIC_SYS_PRI1_USAGE_M   0x00FF0000  // Priority of usage fault handler\r
 733 #define NVIC_SYS_PRI1_BUS_M     0x0000FF00  // Priority of bus fault handler\r
 734 #define NVIC_SYS_PRI1_MEM_M     0x000000FF  // Priority of mem manage handler\r
 735 #define NVIC_SYS_PRI1_USAGE_S   16\r
 736 #define NVIC_SYS_PRI1_BUS_S     8\r
 737 #define NVIC_SYS_PRI1_MEM_S     0\r
 738 \r
 739 //*****************************************************************************\r
 740 //\r
 741 // The following are defines for the bit fields in the NVIC_SYS_PRI2 register.\r
 742 //\r
 743 //*****************************************************************************\r
 744 #define NVIC_SYS_PRI2_SVC_M     0xFF000000  // Priority of SVCall handler\r
 745 #define NVIC_SYS_PRI2_RES_M     0x00FFFFFF  // Priority of reserved handlers\r
 746 #define NVIC_SYS_PRI2_SVC_S     24\r
 747 \r
 748 //*****************************************************************************\r
 749 //\r
 750 // The following are defines for the bit fields in the NVIC_SYS_PRI3 register.\r
 751 //\r
 752 //*****************************************************************************\r
 753 #define NVIC_SYS_PRI3_TICK_M    0xFF000000  // Priority of Sys Tick handler\r
 754 #define NVIC_SYS_PRI3_PENDSV_M  0x00FF0000  // Priority of PendSV handler\r
 755 #define NVIC_SYS_PRI3_RES_M     0x0000FF00  // Priority of reserved handler\r
 756 #define NVIC_SYS_PRI3_DEBUG_M   0x000000FF  // Priority of debug handler\r
 757 #define NVIC_SYS_PRI3_TICK_S    24\r
 758 #define NVIC_SYS_PRI3_PENDSV_S  16\r
 759 #define NVIC_SYS_PRI3_DEBUG_S   0\r
 760 \r
 761 //*****************************************************************************\r
 762 //\r
 763 // The following are defines for the bit fields in the NVIC_SYS_HND_CTRL\r
 764 // register.\r
 765 //\r
 766 //*****************************************************************************\r
 767 #define NVIC_SYS_HND_CTRL_USAGE 0x00040000  // Usage fault enable\r
 768 #define NVIC_SYS_HND_CTRL_BUS   0x00020000  // Bus fault enable\r
 769 #define NVIC_SYS_HND_CTRL_MEM   0x00010000  // Mem manage fault enable\r
 770 #define NVIC_SYS_HND_CTRL_SVC   0x00008000  // SVCall is pended\r
 771 #define NVIC_SYS_HND_CTRL_BUSP  0x00004000  // Bus fault is pended\r
 772 #define NVIC_SYS_HND_CTRL_TICK  0x00000800  // Sys tick is active\r
 773 #define NVIC_SYS_HND_CTRL_PNDSV 0x00000400  // PendSV is active\r
 774 #define NVIC_SYS_HND_CTRL_MON   0x00000100  // Monitor is active\r
 775 #define NVIC_SYS_HND_CTRL_SVCA  0x00000080  // SVCall is active\r
 776 #define NVIC_SYS_HND_CTRL_USGA  0x00000008  // Usage fault is active\r
 777 #define NVIC_SYS_HND_CTRL_BUSA  0x00000002  // Bus fault is active\r
 778 #define NVIC_SYS_HND_CTRL_MEMA  0x00000001  // Mem manage is active\r
 779 \r
 780 //*****************************************************************************\r
 781 //\r
 782 // The following are defines for the bit fields in the NVIC_FAULT_STAT\r
 783 // register.\r
 784 //\r
 785 //*****************************************************************************\r
 786 #define NVIC_FAULT_STAT_DIV0    0x02000000  // Divide by zero fault\r
 787 #define NVIC_FAULT_STAT_UNALIGN 0x01000000  // Unaligned access fault\r
 788 #define NVIC_FAULT_STAT_NOCP    0x00080000  // No coprocessor fault\r
 789 #define NVIC_FAULT_STAT_INVPC   0x00040000  // Invalid PC fault\r
 790 #define NVIC_FAULT_STAT_INVSTAT 0x00020000  // Invalid state fault\r
 791 #define NVIC_FAULT_STAT_UNDEF   0x00010000  // Undefined instruction fault\r
 792 #define NVIC_FAULT_STAT_BFARV   0x00008000  // BFAR is valid\r
 793 #define NVIC_FAULT_STAT_BSTKE   0x00001000  // Stack bus fault\r
 794 #define NVIC_FAULT_STAT_BUSTKE  0x00000800  // Unstack bus fault\r
 795 #define NVIC_FAULT_STAT_IMPRE   0x00000400  // Imprecise data bus error\r
 796 #define NVIC_FAULT_STAT_PRECISE 0x00000200  // Precise data bus error\r
 797 #define NVIC_FAULT_STAT_IBUS    0x00000100  // Instruction bus fault\r
 798 #define NVIC_FAULT_STAT_MMARV   0x00000080  // MMAR is valid\r
 799 #define NVIC_FAULT_STAT_MSTKE   0x00000010  // Stack access violation\r
 800 #define NVIC_FAULT_STAT_MUSTKE  0x00000008  // Unstack access violation\r
 801 #define NVIC_FAULT_STAT_DERR    0x00000002  // Data access violation\r
 802 #define NVIC_FAULT_STAT_IERR    0x00000001  // Instruction access violation\r
 803 \r
 804 //*****************************************************************************\r
 805 //\r
 806 // The following are defines for the bit fields in the NVIC_HFAULT_STAT\r
 807 // register.\r
 808 //\r
 809 //*****************************************************************************\r
 810 #define NVIC_HFAULT_STAT_DBG    0x80000000  // Debug event\r
 811 #define NVIC_HFAULT_STAT_FORCED 0x40000000  // Cannot execute fault handler\r
 812 #define NVIC_HFAULT_STAT_VECT   0x00000002  // Vector table read fault\r
 813 \r
 814 //*****************************************************************************\r
 815 //\r
 816 // The following are defines for the bit fields in the NVIC_DEBUG_STAT\r
 817 // register.\r
 818 //\r
 819 //*****************************************************************************\r
 820 #define NVIC_DEBUG_STAT_EXTRNL  0x00000010  // EDBGRQ asserted\r
 821 #define NVIC_DEBUG_STAT_VCATCH  0x00000008  // Vector catch\r
 822 #define NVIC_DEBUG_STAT_DWTTRAP 0x00000004  // DWT match\r
 823 #define NVIC_DEBUG_STAT_BKPT    0x00000002  // Breakpoint instruction\r
 824 #define NVIC_DEBUG_STAT_HALTED  0x00000001  // Halt request\r
 825 \r
 826 //*****************************************************************************\r
 827 //\r
 828 // The following are defines for the bit fields in the NVIC_MM_ADDR register.\r
 829 //\r
 830 //*****************************************************************************\r
 831 #define NVIC_MM_ADDR_M          0xFFFFFFFF  // Data fault address\r
 832 #define NVIC_MM_ADDR_S          0\r
 833 \r
 834 //*****************************************************************************\r
 835 //\r
 836 // The following are defines for the bit fields in the NVIC_FAULT_ADDR\r
 837 // register.\r
 838 //\r
 839 //*****************************************************************************\r
 840 #define NVIC_FAULT_ADDR_M       0xFFFFFFFF  // Data bus fault address\r
 841 #define NVIC_FAULT_ADDR_S       0\r
 842 \r
 843 //*****************************************************************************\r
 844 //\r
 845 // The following are defines for the bit fields in the NVIC_MPU_TYPE register.\r
 846 //\r
 847 //*****************************************************************************\r
 848 #define NVIC_MPU_TYPE_IREGION_M 0x00FF0000  // Number of I regions\r
 849 #define NVIC_MPU_TYPE_DREGION_M 0x0000FF00  // Number of D regions\r
 850 #define NVIC_MPU_TYPE_SEPARATE  0x00000001  // Separate or unified MPU\r
 851 #define NVIC_MPU_TYPE_IREGION_S 16\r
 852 #define NVIC_MPU_TYPE_DREGION_S 8\r
 853 \r
 854 //*****************************************************************************\r
 855 //\r
 856 // The following are defines for the bit fields in the NVIC_MPU_CTRL register.\r
 857 //\r
 858 //*****************************************************************************\r
 859 #define NVIC_MPU_CTRL_PRIVDEFEN 0x00000004  // MPU default region in priv mode\r
 860 #define NVIC_MPU_CTRL_HFNMIENA  0x00000002  // MPU enabled during faults\r
 861 #define NVIC_MPU_CTRL_ENABLE    0x00000001  // MPU enable\r
 862 \r
 863 //*****************************************************************************\r
 864 //\r
 865 // The following are defines for the bit fields in the NVIC_MPU_NUMBER\r
 866 // register.\r
 867 //\r
 868 //*****************************************************************************\r
 869 #define NVIC_MPU_NUMBER_M       0x000000FF  // MPU region to access\r
 870 #define NVIC_MPU_NUMBER_S       0\r
 871 \r
 872 //*****************************************************************************\r
 873 //\r
 874 // The following are defines for the bit fields in the NVIC_MPU_BASE register.\r
 875 //\r
 876 //*****************************************************************************\r
 877 #define NVIC_MPU_BASE_ADDR_M    0xFFFFFFE0  // Base address mask\r
 878 #define NVIC_MPU_BASE_VALID     0x00000010  // Region number valid\r
 879 #define NVIC_MPU_BASE_REGION_M  0x0000000F  // Region number\r
 880 #define NVIC_MPU_BASE_ADDR_S    8\r
 881 #define NVIC_MPU_BASE_REGION_S  0\r
 882 \r
 883 //*****************************************************************************\r
 884 //\r
 885 // The following are defines for the bit fields in the NVIC_MPU_ATTR register.\r
 886 //\r
 887 //*****************************************************************************\r
 888 #define NVIC_MPU_ATTR_M         0xFFFF0000  // Attributes\r
 889 #define NVIC_MPU_ATTR_AP_NO_NO  0x00000000  // prv: no access, usr: no access\r
 890 #define NVIC_MPU_ATTR_BUFFRABLE 0x00010000  // Bufferable\r
 891 #define NVIC_MPU_ATTR_CACHEABLE 0x00020000  // Cacheable\r
 892 #define NVIC_MPU_ATTR_SHAREABLE 0x00040000  // Shareable\r
 893 #define NVIC_MPU_ATTR_TEX_M     0x00380000  // Type extension mask\r
 894 #define NVIC_MPU_ATTR_AP_RW_NO  0x01000000  // prv: rw, usr: none\r
 895 #define NVIC_MPU_ATTR_AP_RW_RO  0x02000000  // prv: rw, usr: read-only\r
 896 #define NVIC_MPU_ATTR_AP_RW_RW  0x03000000  // prv: rw, usr: rw\r
 897 #define NVIC_MPU_ATTR_AP_RO_NO  0x05000000  // prv: ro, usr: none\r
 898 #define NVIC_MPU_ATTR_AP_RO_RO  0x06000000  // prv: ro, usr: ro\r
 899 #define NVIC_MPU_ATTR_AP_M      0x07000000  // Access permissions mask\r
 900 #define NVIC_MPU_ATTR_XN        0x10000000  // Execute disable\r
 901 #define NVIC_MPU_ATTR_SRD_M     0x0000FF00  // Sub-region disable mask\r
 902 #define NVIC_MPU_ATTR_SRD_0     0x00000100  // Sub-region 0 disable\r
 903 #define NVIC_MPU_ATTR_SRD_1     0x00000200  // Sub-region 1 disable\r
 904 #define NVIC_MPU_ATTR_SRD_2     0x00000400  // Sub-region 2 disable\r
 905 #define NVIC_MPU_ATTR_SRD_3     0x00000800  // Sub-region 3 disable\r
 906 #define NVIC_MPU_ATTR_SRD_4     0x00001000  // Sub-region 4 disable\r
 907 #define NVIC_MPU_ATTR_SRD_5     0x00002000  // Sub-region 5 disable\r
 908 #define NVIC_MPU_ATTR_SRD_6     0x00004000  // Sub-region 6 disable\r
 909 #define NVIC_MPU_ATTR_SRD_7     0x00008000  // Sub-region 7 disable\r
 910 #define NVIC_MPU_ATTR_SIZE_M    0x0000003E  // Region size mask\r
 911 #define NVIC_MPU_ATTR_SIZE_32B  0x00000008  // Region size 32 bytes\r
 912 #define NVIC_MPU_ATTR_SIZE_64B  0x0000000A  // Region size 64 bytes\r
 913 #define NVIC_MPU_ATTR_SIZE_128B 0x0000000C  // Region size 128 bytes\r
 914 #define NVIC_MPU_ATTR_SIZE_256B 0x0000000E  // Region size 256 bytes\r
 915 #define NVIC_MPU_ATTR_SIZE_512B 0x00000010  // Region size 512 bytes\r
 916 #define NVIC_MPU_ATTR_SIZE_1K   0x00000012  // Region size 1 Kbytes\r
 917 #define NVIC_MPU_ATTR_SIZE_2K   0x00000014  // Region size 2 Kbytes\r
 918 #define NVIC_MPU_ATTR_SIZE_4K   0x00000016  // Region size 4 Kbytes\r
 919 #define NVIC_MPU_ATTR_SIZE_8K   0x00000018  // Region size 8 Kbytes\r
 920 #define NVIC_MPU_ATTR_SIZE_16K  0x0000001A  // Region size 16 Kbytes\r
 921 #define NVIC_MPU_ATTR_SIZE_32K  0x0000001C  // Region size 32 Kbytes\r
 922 #define NVIC_MPU_ATTR_SIZE_64K  0x0000001E  // Region size 64 Kbytes\r
 923 #define NVIC_MPU_ATTR_SIZE_128K 0x00000020  // Region size 128 Kbytes\r
 924 #define NVIC_MPU_ATTR_SIZE_256K 0x00000022  // Region size 256 Kbytes\r
 925 #define NVIC_MPU_ATTR_SIZE_512K 0x00000024  // Region size 512 Kbytes\r
 926 #define NVIC_MPU_ATTR_SIZE_1M   0x00000026  // Region size 1 Mbytes\r
 927 #define NVIC_MPU_ATTR_SIZE_2M   0x00000028  // Region size 2 Mbytes\r
 928 #define NVIC_MPU_ATTR_SIZE_4M   0x0000002A  // Region size 4 Mbytes\r
 929 #define NVIC_MPU_ATTR_SIZE_8M   0x0000002C  // Region size 8 Mbytes\r
 930 #define NVIC_MPU_ATTR_SIZE_16M  0x0000002E  // Region size 16 Mbytes\r
 931 #define NVIC_MPU_ATTR_SIZE_32M  0x00000030  // Region size 32 Mbytes\r
 932 #define NVIC_MPU_ATTR_SIZE_64M  0x00000032  // Region size 64 Mbytes\r
 933 #define NVIC_MPU_ATTR_SIZE_128M 0x00000034  // Region size 128 Mbytes\r
 934 #define NVIC_MPU_ATTR_SIZE_256M 0x00000036  // Region size 256 Mbytes\r
 935 #define NVIC_MPU_ATTR_SIZE_512M 0x00000038  // Region size 512 Mbytes\r
 936 #define NVIC_MPU_ATTR_SIZE_1G   0x0000003A  // Region size 1 Gbytes\r
 937 #define NVIC_MPU_ATTR_SIZE_2G   0x0000003C  // Region size 2 Gbytes\r
 938 #define NVIC_MPU_ATTR_SIZE_4G   0x0000003E  // Region size 4 Gbytes\r
 939 #define NVIC_MPU_ATTR_ENABLE    0x00000001  // Region enable\r
 940 \r
 941 //*****************************************************************************\r
 942 //\r
 943 // The following are defines for the bit fields in the NVIC_DBG_CTRL register.\r
 944 //\r
 945 //*****************************************************************************\r
 946 #define NVIC_DBG_CTRL_DBGKEY_M  0xFFFF0000  // Debug key mask\r
 947 #define NVIC_DBG_CTRL_DBGKEY    0xA05F0000  // Debug key\r
 948 #define NVIC_DBG_CTRL_MON_PEND  0x00008000  // Pend the monitor\r
 949 #define NVIC_DBG_CTRL_MON_REQ   0x00004000  // Monitor request\r
 950 #define NVIC_DBG_CTRL_MON_EN    0x00002000  // Debug monitor enable\r
 951 #define NVIC_DBG_CTRL_MONSTEP   0x00001000  // Monitor step the core\r
 952 #define NVIC_DBG_CTRL_S_SLEEP   0x00000400  // Core is sleeping\r
 953 #define NVIC_DBG_CTRL_S_HALT    0x00000200  // Core status on halt\r
 954 #define NVIC_DBG_CTRL_S_REGRDY  0x00000100  // Register read/write available\r
 955 #define NVIC_DBG_CTRL_S_LOCKUP  0x00000080  // Core is locked up\r
 956 #define NVIC_DBG_CTRL_C_RESET   0x00000010  // Reset the core\r
 957 #define NVIC_DBG_CTRL_C_MASKINT 0x00000008  // Mask interrupts when stepping\r
 958 #define NVIC_DBG_CTRL_C_STEP    0x00000004  // Step the core\r
 959 #define NVIC_DBG_CTRL_C_HALT    0x00000002  // Halt the core\r
 960 #define NVIC_DBG_CTRL_C_DEBUGEN 0x00000001  // Enable debug\r
 961 \r
 962 //*****************************************************************************\r
 963 //\r
 964 // The following are defines for the bit fields in the NVIC_DBG_XFER register.\r
 965 //\r
 966 //*****************************************************************************\r
 967 #define NVIC_DBG_XFER_REG_WNR   0x00010000  // Write or not read\r
 968 #define NVIC_DBG_XFER_REG_SEL_M 0x0000001F  // Register\r
 969 #define NVIC_DBG_XFER_REG_CFBP  0x00000014  // Control/Fault/BasePri/PriMask\r
 970 #define NVIC_DBG_XFER_REG_DSP   0x00000013  // Deep SP\r
 971 #define NVIC_DBG_XFER_REG_PSP   0x00000012  // Process SP\r
 972 #define NVIC_DBG_XFER_REG_MSP   0x00000011  // Main SP\r
 973 #define NVIC_DBG_XFER_REG_FLAGS 0x00000010  // xPSR/Flags register\r
 974 #define NVIC_DBG_XFER_REG_R15   0x0000000F  // Register R15\r
 975 #define NVIC_DBG_XFER_REG_R14   0x0000000E  // Register R14\r
 976 #define NVIC_DBG_XFER_REG_R13   0x0000000D  // Register R13\r
 977 #define NVIC_DBG_XFER_REG_R12   0x0000000C  // Register R12\r
 978 #define NVIC_DBG_XFER_REG_R11   0x0000000B  // Register R11\r
 979 #define NVIC_DBG_XFER_REG_R10   0x0000000A  // Register R10\r
 980 #define NVIC_DBG_XFER_REG_R9    0x00000009  // Register R9\r
 981 #define NVIC_DBG_XFER_REG_R8    0x00000008  // Register R8\r
 982 #define NVIC_DBG_XFER_REG_R7    0x00000007  // Register R7\r
 983 #define NVIC_DBG_XFER_REG_R6    0x00000006  // Register R6\r
 984 #define NVIC_DBG_XFER_REG_R5    0x00000005  // Register R5\r
 985 #define NVIC_DBG_XFER_REG_R4    0x00000004  // Register R4\r
 986 #define NVIC_DBG_XFER_REG_R3    0x00000003  // Register R3\r
 987 #define NVIC_DBG_XFER_REG_R2    0x00000002  // Register R2\r
 988 #define NVIC_DBG_XFER_REG_R1    0x00000001  // Register R1\r
 989 #define NVIC_DBG_XFER_REG_R0    0x00000000  // Register R0\r
 990 \r
 991 //*****************************************************************************\r
 992 //\r
 993 // The following are defines for the bit fields in the NVIC_DBG_DATA register.\r
 994 //\r
 995 //*****************************************************************************\r
 996 #define NVIC_DBG_DATA_M         0xFFFFFFFF  // Data temporary cache\r
 997 #define NVIC_DBG_DATA_S         0\r
 998 \r
 999 //*****************************************************************************\r
1000 //\r
1001 // The following are defines for the bit fields in the NVIC_DBG_INT register.\r
1002 //\r
1003 //*****************************************************************************\r
1004 #define NVIC_DBG_INT_HARDERR    0x00000400  // Debug trap on hard fault\r
1005 #define NVIC_DBG_INT_INTERR     0x00000200  // Debug trap on interrupt errors\r
1006 #define NVIC_DBG_INT_BUSERR     0x00000100  // Debug trap on bus error\r
1007 #define NVIC_DBG_INT_STATERR    0x00000080  // Debug trap on usage fault state\r
1008 #define NVIC_DBG_INT_CHKERR     0x00000040  // Debug trap on usage fault check\r
1009 #define NVIC_DBG_INT_NOCPERR    0x00000020  // Debug trap on coprocessor error\r
1010 #define NVIC_DBG_INT_MMERR      0x00000010  // Debug trap on mem manage fault\r
1011 #define NVIC_DBG_INT_RESET      0x00000008  // Core reset status\r
1012 #define NVIC_DBG_INT_RSTPENDCLR 0x00000004  // Clear pending core reset\r
1013 #define NVIC_DBG_INT_RSTPENDING 0x00000002  // Core reset is pending\r
1014 #define NVIC_DBG_INT_RSTVCATCH  0x00000001  // Reset vector catch\r
1015 \r
1016 //*****************************************************************************\r
1017 //\r
1018 // The following are defines for the bit fields in the NVIC_SW_TRIG register.\r
1019 //\r
1020 //*****************************************************************************\r
1021 #define NVIC_SW_TRIG_INTID_M    0x000003FF  // Interrupt to trigger\r
1022 #define NVIC_SW_TRIG_INTID_S    0\r
1023 \r
1024 #endif // __HW_NVIC_H__\r