CoreValidation: fixed failing tests, reworked preprocessed linker scripts

With this fix CoreValidation Cortex-M/A AC6/GCC balanced pass.
Latest CMSIS Toolbox with corrected linker script preprocessing is
needed.

Fix GCC's __FPU_Enable for Cortex-A for no optimisation
At -O0 the pseudo instruction LDR R2,=0x00086060
caused the literal pool to be created out of range.

Doc: placed Core(M)/Core(A) as sub-tabs in CMSIS-Core

Updates for GPIO CMSIS-Driver

RTOS2: Add provisional support for processor affinity in SMP systems

CMSIS-Driver: Add documentation for GPIO Driver API 1.0.0

Update CoreValidation to CMSIS-Toolbox 2.0.0

Co-authored-by: Jonatan Antoni <jonatan.antoni@arm.com>

Add GitHub workflow for CoreValidation

Updated Overview page, and tag lines for Compilers/Stream/View.

Add CMSIS-Toolbox project tag line

Initial intros about external CMSIS-components.

Fixes to CoreValidation

Fixed typo in README.md

Fixing tabs appearance and content

Remove RTX5 specifics from RTOS2 documentation

Add overview for CMSIS-Stream and CMSIS-Toolbox

Doc: Added tabs for external components

Fixup documentation links that let link checker crash.

CoreValidation updated to CMSIS toolbax V2.0.0-dev2 (#16)

Update CoreValidation YML files and build.py to CMSIS toolbox
v2.0.0-dev2

Doc: added tiles for CMSIS components

Updated CMSIS-Driver table

Corrected link to documentation

Fix link to LICENSE file.

Enhance the cast from uint32_t to uint32_t* by intermediate casting through uintptr_t in __NVIC_SetVector/GetVector

This allows the header to be compiled on a non-32bit architecture
without the warning int-to-pointer-cast. It is also a clean approach
when turning a uint32_t value to a pointer and should not add any
additional cycles on a 32bit architecture.

align doxygen files with CMSIS_RTX

CMSIS-Driver: Update VIO Driver API 1.0.0

Co-authored-by: Jonatan Antoni <jonatan.antoni@arm.com>

CMSIS-Driver: Added GPIO Driver API 1.0.0

Doc: fix for checkmarks in CMSIS-Core(M) NVIC

Update GitHub workflows

Fix gen scripts for usage on MacOS

Migrated to Doxygen 1.9.6

Documentation: General Section updated

* Reworked introduction.md
* Improved overview
* Fixed links

Updates for CMSIS 6

Enhance TrustZone conditions in pack description

RTX5: Update revision history (component variants)

Correct bit field width in EWIC Event Number ID Reg and TCM Error Bank Reg (#1622)

* Correct bit field width in EWIC Event Number ID Register and TCM Error Bank Registers

EWIC_NUMID: NUMEVENT is 16-bit in the TRM.
TEBR0/TEBR1: BANK filed is 3-bit in the TRM.
Revision updated.

* Update date

Update date to 19-April-2023

Correct typo in TrustZone condition (pack description)

RTX5: Update pack description (new versions)

Correct typo in comment MPU Sample Register

Change "Sanple" to "Sample"

Core(M): Add Cortex-M55/M85 PMU events

RTOS2: Allow osKernelRestoreLock to be called from Faults

RTOS2: Enable further documentation for Process Isolation

RTX5: Add support for Process Isolation (Functional Safety)

Based on CMSIS-RTOS2 API 2.2.0:
 - MPU Protected Zones
 - Safety Classes
 - Thread Watchdogs

Additional safety features:
 - Object Pointer checking
 - SVC Function Pointer checking

Core(M): Add Cortex-M55/M85 EWIC register

Relates to ARM-software/CMSIS_5#1618.

RTOS2: Update documentation for OS Tick

RTOS2: Functions osXxxGetName allowed to be called from Interrupt Service Routines

RTOS2: Extended API with Process Isolation (Functional Safety)

Updating docs (#1619)

Co-authored-by: Miłosz Plichta <milosz.plichta@arm.com>

Core(M): Enable support for TI Arm Clang Compiler (tiarmclang)

- Add new cmsis_tiarmclang.h and modified existing Core header files
- Add linker command files (linker scripts) to supported CoreValidation targets
- Adjust CoreValidation avoid compiler removal of empty "delay loops"

Adding MPU macros and improving docs (#1617)

* Adding MPU macros and improving docs

* Edited the comments as per Edmund's comments

* Updating the version and date

---------

Co-authored-by: Miłosz Plichta <milosz.plichta@arm.com>

Core(M): Update CoreValidation
use CMSIS-Toolbox V1.5.0

Core(M): Update CoreValidation
use CMSIS-Toolbox V1.5.0

Core(M): Update CoreValidation
Fix used image filename

Core(M): Fix endless loop issue with non-optimized IAR builds

This is an IAR fix for the problem described in
https://github.com/ARM-software/CMSIS_5/issues/620

IAR builds can not align the stack to the cache line size and
thus the invalidation is done in separate steps for the three
variables.

Fix validated on STM32H7 HW.

Signed-off-by: Thomas Törnblom <thomas.tornblom@iar.com>
Co-authored-by: Jonatan Antoni <jonatan.antoni@arm.com>

Core A: cache: instr mva

As documented by ARM at:
    https://developer.arm.com/documentation/ddi0301/h/Babhejba

Co-authored-by: Théophile Ranquet <tranquet@sequans.com>
Co-authored-by: Jonatan Antoni <jonatan.antoni@arm.com>

Core(M): Capitalize ETM register definition macros (#1604).

Co-authored-by: Martin Günther <martin.guenther@arm.com>

Core(A): Fix inverted parameters in MMU_GetSectionDescriptor() and MMU_GetPageDescriptor()

Enhance scatter files with noinit section.

Core(M): Update CoreValidation
Fix scatter files after adding __NO_INIT

Core(M): Fix GCC missing defines

RTX5: Add Thread Entry wrapper to be compatible with GDB stack unwind (#1559)

RTOS2/RTX5: Update SysTick implementation for OS Tick (initial count value)

RTX5: Add de-allocation of Arm C library thread data (libspace) when thread is terminated

Add new compiler macros:
- __NO_INIT to force symbol into uninitialized memory
- __ALIAS to create symbol alias

Address unsupported nested external declaration #617

Enhance CoreValidation

- Rework README.md
- Add IAR Compiler configurations

Doxygen: Fix virtual timer tutorial

Describe osTimerAttr_t instead of osThreadAttr_t.

Purging CMSIS-NN after relocation to

https://github.com/ARM-software/CMSIS-NN

CMSIS-DAP: Update version and revision history

CMSIS-Core(A): GIC_SetConfiguration safety #1588

Added macros with bit definitions for Pos/Msk for GICDistributor and GICInterface (#1589)

peripheral access structure for Cortex-A

Harmonize compiler settings for Cortex-M and Cortex-A

Both versions are better comparable now.
This brings no functional change

CMSIS-Core(M): updated documentation.
 - Added missing SecureFault to the list of exceptions in __getIPSR() description.

CoreValidation: Checkout the PR, not develop branch

CoreValidation workflow should checkout PR code.

Two-tier approach to overcome GitHub permission restriction

Using a two-tier approach to overcome GitHub permission restriction
on pull requested-based runs.

The caller-corevalidation.yml is triggered by PRs (with limited
permission if forked), it collects PR number to be passed to the
called corevalidation.yml (this run has  full permissions, e.g.
to assume-role and consume secrets).

The corevalidation workflow will feedback on its status to the PR
with a "CoreValidation" check name.

Caveat: The corevalidation.yml code is, by GH design, run from
the base branch, not from the PR. So, changes on integration-test.yml
file only take effect when merged to the base branch (e.g. main)

Fix for Issue #1580

Make the IRQ Table extern definable.

This makes the IRQ-table extern definable. With this it is possible to define Interrupt Service Routines in the CMSIS way with week defined IRQ-Routines which can be overridden in the application code.

Example:
// …
__attribute__ ((weak, alias("InteruptDefaultHandler"))) void CoreTimer_IRQHandler (void);
// …

IRQHandler_t IRQTable [IRQ_GIC_LINE_COUNT] =
{
// …
CoreTimer_IRQHandler
// …
};

In Addition a default IRQ-Handler is implemented which calls the Interrupt-Service-Routine.

Replacing secrets to plain text

This change allows fork-based PR to trigger Actions without failing
due to unavailability of secrets.

Co-authored-by: Jonatan Antoni <jonatan.antoni@arm.com>

Added macros with bit definitions for Pos/Msk for PTIM peripheral access structure

CoreValidation: Update CMSIS-Toolbox 1.2.0 and fix solution

Fix CoreValidation report workflow.

Migrate CMSIS-CoreValidation to CMSIS-Toolbox build system

Co-authored-by: Martin Günther <martin.guenther@arm.com>

CMSIS-NN: Add MVE support to int16 for fully connected (#1549)

CMSIS-NN : MVE int16 average pooling support (#1540)

* CMSIS-NN : MVE int16 average pooling support

MVE optimization is added for int16 average pooling.

New test cases are added to increase code coverage

CMSIS-NN: Update pdsc with arm_nn_softmax_common_s8.c (#1530)

Fixes #1528

Change-Id: I36d5e4c3379cbbaffe5dc1afc540d5d3862a27ae

Corrected link script issue with gcc for pack ARMCA5, ARMCA7 and ARMCA9.

Added links in CMSIS-Driver implementation list

Exchanged letter 'y' with radic sign.

Added list of currently available CMSIS-Drivers

CMSIS-NN: Add MVEI support for int16 depth-wise convolution (#1521)

Purge CMSIS-DSP after moving it off into own repository

https://github.com/ARM-software/CMSIS-DSP

- Fixup to dependencies of CMSIS-NN
  NN does not actually have a dependency to CMSIS-DSP.
  Instead the dependencies exist transitively.
- Remove DSP files from gen_pack.sh
- Update README.md after moving off CMSIS-DSP

Fixed typos

Fix device family book links.

Fix the endless loop issue with GCC O0.

More details, see https://github.com/ARM-software/CMSIS_5/issues/620
The issue only happens when local variables are in stack (GCC O0). If local variables are saved
in general purpose register, then the function is OK.
When local variables are in stack, after disabling the cache, flush the local variables cache
line for data consistency.

GitHub: Update CodeQL workflow to use version 2 actions.

CMSIS-NN: Add MVEI support for int16 max pooling (#1509)

Change-Id: Ia75af0245dbe471aae629110b53b0d0998afca2b

Core(M): Fix DoxyGen issues.

CMSIS-DSP: Some improvements for sign conversion warnings.

Added new tests for function in utils.h

Use https in url

CMSIS-NN: Add support for DSP int16 depthwise_conv (#1490)

* CMSIS-NN: Add support for DSP int16 depthwise_conv
* Update packdesc.yml